code Verilog (urgent)

[Ravindra Kalla]

prendresalut
im écriture d'un code Verilog sur ce signal de 1 controle devrait-il y avoir qui sera active après 16 cycle d'horloge et pour une seule period.This signal d'horloge de commande est utilisée pour sélectionner la ligne de MUX.So que MUX
choisira la valeur de x (suppose) jusqu'à 16 cycles d'horloge une fois qu'elle choisira la valeur de y.SO Comment puis-je écrire du code pour cette chose procedure.One plus, c'est que je vais utiliser ce dernier élément de traitement dans mon architecture.it est une partie de mon architecture

 

[echo47]

Vous pouvez utiliser un registre à décalage 16 bits.Nourrir une impulsion à l'entrée, alors seize ans plus tard, il horloges apparaît à la sortie.

 

[nand_gates]

Voici un exemple de comment vous pouvez faire ça!

Code:

module cntrl (/ * AUTOARG * /

/ / Outputs

mux_sel,

/ / Entrées

CLK, reset_n

);

entrée CLK, reset_n;

sortie mux_sel;

reg [4:0] de contrôle;assigner mux_sel = &control;always @ (CLK posedge ou reset_n negedge)

if (! reset_n)

commande <= 0;

autre

commande <= Control 1'b1;

endmodule / / cntrl

 

[lufeng21cn]

Je suis d'accord avec nand_gates
, peut-être un compteur est mieux!

 

[echo47]

Un compteur sera plus petit.
Un registre à décalage serait en charge le multi-pipelining pouls.
Nous ne savons pas quelle fonction est plus importante pour le projet.