Comment écrire «lettré» FSM en Verilog HDL?

[cevitamic]

En VHDL, les états d'un FSM peuvent être définis comme des types énumération, de sorte que dans ModelSim, mentionner les noms lettré peut être démontré.Comment puis-je faire la même chose en Verilog HDL?

 

[rprince006]

Vous ne pouvez pas faire la même chose en Verilog autant que je sache.
Toutefois, vous pouvez définir l'état de codage utilisant instruction de paramètre.

Cordialement,

 

[jarodz]

Vous pouvez ajouter un peu de debug de conversion ci-dessous/ / Synopsys translate_off
reg [12 * 8-1:0 curr_state_name]; / / il suffit de char 8-bit, donc curr_state_name peut contenir 12 caractères

toujours @ (curr_state) / / curr_state est votre FSM registres
commencer
cas (curr_state)
STATE_0: curr_state_name = "string_0"; / / string_0 est le nom que vous souhaitez afficher
STATE_1: curr_state_name = "string_1";
STATE_2: curr_state_name = "string_2";
STATE_3: curr_state_name = "string_3";
endcase
fin
/ / Synopsys translate_onAprès cela, vous pouvez explorer les curr_state_name lieu de curr_state lorsque vous regardez la forme d'onde.
(On suppose que le spectateur forme d'onde peut afficher ASCII type)

Cordialement,
Jarod

 

[masai_mara]

Ou vous pouvez utiliser verilog système qui prend en charge les types énumérés.

 

[pouvoir TWQ]

vous pouvez utiliser le paramètre pour définir l'état dans Verilog HDL.

Par exemple, si vous souhaitez utiliser quatre Etat désigné comme

S1, S2, S3, S4,

vous pouvez définir les utiliser paramètre comme suit:

paramètre s1 = 0;
paramètre s2 = 1;
paramètre s3 = 2;
paramètre s4 = 3;cevitamic a écrit:

En VHDL, les états d'un FSM peuvent être définis comme des types énumération, de sorte que dans ModelSim, mentionner les noms lettré peut être démontré.
Comment puis-je faire la même chose en Verilog HDL?

 

[srik_naidu]

Salut,
se référer à Verilog HDL par palnitkar samir il utile pour vous.

en ce qui concerne,
Srik.

 

[jjww110]

vous pouvez les définir l'utilisation de paramètres ou de l'utilisation de définir