Comment afficher les résultats de synthèse dans Xilins ISE

[elec-eng]

Salut je utiliser Xilins ISE 10.1 et je ne peux ge thrTL vue Maintenant, je veux voir les résultats finaux du processus de synthèse sous une forme graphique (c.-à-portes, multiplexeurs, .... et leur inter-connexions d'optimisation afer) afin d'être en en mesure de connaître la qualité du procédé de synthèse de sorte s'il vous plaît me dire comment faire une chose pareille

 

[nitu]

Salut .. Dans ISE 9.2 vous pouvez voir l'utilisation des LUT et des tranches dans le rapport de synthèse. Je ne suis pas sûr que le même est là, dans ISE 10.1. En outre, vous devez modifier les propriétés de synthèse après un clic droit sur la synthèse dans la fenêtre de processus. Maintenant avec des propriétés différentes de fonctionner de la synthèse et ensuite faire la matrice COMPARATIVE de ces résultats. J'espère que cela aide.

 

[echo47]

Vous pouvez afficher une représentation schématique de votre fichier NGC avec Navigator Project. Cliquez sur Fichier, Ouvrir (pas Open Project), et ensuite aller chercher votre fichier NGC. Il s'agit d'un vaste point de vue multi-pages. Ce point de vue n'a pas été très utile pour moi. Vous pouvez également consulter le dispositif complètement en déroute dans l'éditeur de FPGA. Il vous permet de zoomer pour voir le placement des composants, des chemins de route, et la configuration interne de tranches et IOBS. Il peut être plus de détails que vous avez besoin. Vous pouvez même modifier les choses, si vous êtes audacieux.

 

[pini_1]

Le meilleur moyen est d'aller sur le rapport que l'outil crée. Voici un exemple http://bknpk.no-ip.biz/usb_8051_verilog_syn/usb_1_syn_intro.html http://bknpk.no-ip.biz/usb_8051_verilog_syn/usb_verilog_syn_flow.pdf

 

[deepu_s_s]

Je pense ur poser des questions sur la représentation schématique RTL ou le fichier journal? Si ce n'est pour le schéma de RTL, alors u 1) Aller à. 2) vérifier si le processus est cochée ou non. Si non, puis cliquez sur ce processus. 3) Alors u peut voir une fenêtre sur le nouveau processus en bas à gauche de l'écran. 4) Dans ce u got SYNTHESE - XST 5) U trouverez VUE RTL SCHEMATIC.click à ce sujet. 6) Une nouvelle fenêtre va s'ouvrir avec le module du haut, puis faites un clic droit sur ce bouton et cliquez sur dans le schéma. 7) Alors u peut voir ème sous-blocs ou des interconnexions des portes et autres etc. 8) Ce serait représentation schématique ur de la netlist ur J'espère que cette aide u .. Bye Deepak

 

[victoria_jitesh]

Ce sont des solutions possibles pour la requête u demandé (si votre outil de synthèse est Xilinx Navigateur de projet): 1.View Technlogy schématique du fichier: Ce fichier montre comment des portes logiques et d'autres CKT peigne est mappé en termes de LUT dans FPGA. Double-cliquez sur n'importe quel LUT, il u verrez le schéma interne et sa table de vérité et de la carte K. Synthèse 2.After ouvert générer place et option de route et en ce que ouverts "edit et le lieu (Floorplanner) option.This ouvrira deux fenêtres à savoir un éditeur floorplan et la fenêtre d'un autre emplacement dans lequel clic sur n'importe quel appareil, il montrera à la mouche (connectivité) lignes qui montrent connexion de cette composante par rapport `a un autre composant. Or, à ce moment-là, si tu veux continuer à optimiser n'importe quel chemin critique de votre utilisation du design floorplan éditeur. Si cette doutes claires ur, s'il vous plaît ne pas oublier de placer le bouton d'aide. [ / img]

 

[haneet]

Salut frndz ... pouvez-vous me dire comment puis-je modifier la fréquence d'horloge pour la synthèse. En général, la synthèse de Xilinx est fait en utilisant la valeur par défaut 'horloge PCLK' c'est à dire comment puis-je changer les valeurs de 'PCLK'? merci,

 

[sandeep_sggs]

Salut à tous, ui ont utilisé ISE9.1 .... de toute façon 10,1 ne sera pas beaucoup différente .... Afin de visualiser l'utilisation des LUT et d'autres ressources, devrait voir le rapport de synthèse .. et le plan d'étage .. encore u peut obtenir le rapport après chaque processus: par exemple, TRADUIRE, MAP, PAR (lieu et l'itinéraire) si vous voulez. ...... i think im clair ...................

 

[mahankalisatish]

U fois de synthétiser la conception ur .. u peut vérifier directement le flux de conception schématique RTL ou voir schéma technologique.

 

[karikalan_t79]

vous devez voir, la carte ou dans la fenêtre techolongy plan d'étage vous pouvez voir la ressource à partir de là vous pouvez interroger à propos noeud particulier