comment aller plus binaire en VHDL avec des vecteurs

[s3034585]

Salut les gars

pls quelqu'un peut me dire comment faire plus avec des vecteurs binaires ...
J'ai essayé de faire mais il me donne une erreur comme "erreur de type résolution de l'expression infixe" "que std_logic_vector type."

IEEE bibliothèque;
Ieee.std_logic_1164.all utilisation;

Ajouter entité est
Port (
R: Dans std_logic_vector (3 downto 0);
somme: std_logic_vector à (3 downto 0)
);
fin, ajouter;

comportement de l'architecture ajouter est
tmp signal: std_logic_vector (3 downto 0);
commencer<Tmp = a (0) a (1) un (2) A (3) lorsque fr = '1 'autre "0000";
somme <= tmp;

com fin;

 

[dunets]

Salut!
Il suffit d'ajouter:
1.Ieee.std_logic_unsigned.all utilisation;
2.FR: En std_logic;
3.vous devez étendre un (0), un (1) etc à 4bit par "000" &

Have a nice day!Code:

IEEE bibliothèque;

Ieee.std_logic_1164.all utilisation;

Ieee.std_logic_unsigned.all utilisation;Ajouter entité est

Port (

R: Dans std_logic_vector (3 downto 0);

FR: En std_logic;

somme: std_logic_vector à (3 downto 0)

);

fin, ajouter;comportement de l'architecture ajouter est

tmp signal: std_logic_vector (3 downto 0);

commencer<Tmp = (("000" et a (0)) ("000" et a (1)) ("000" et a (2)) ("000" & A (3))) lorsque fr = '1 ' d'autre "0000";

somme <= tmp;com fin;

 

[s3034585]

dunets a écrit:

Salut!

Il suffit d'ajouter:

1.
Ieee.std_logic_unsigned.all utilisation;

2.
FR: En std_logic;

3.
vous devez étendre un (0), un (1) etc à 4bit par "000" &Have a nice day!
Code:

IEEE bibliothèque;

Ieee.std_logic_1164.all utilisation;

Ieee.std_logic_unsigned.all utilisation;Ajouter entité est

Port (

R: Dans std_logic_vector (3 downto 0);

FR: En std_logic;

somme: std_logic_vector à (3 downto 0)

);

fin, ajouter;comportement de l'architecture ajouter est

tmp signal: std_logic_vector (3 downto 0);

commencer<Tmp = (("000" et a (0)) ("000" et a (1)) ("000" et a (2)) ("000" & A (3))) lorsque fr = '1 ' d'autre "0000";

somme <= tmp;com fin;

 

[msumanreddy]

s3034585 a écrit:

Salut les garspls quelqu'un peut me dire comment faire plus avec des vecteurs binaires ...

J'ai essayé de faire mais il me donne une erreur comme "erreur de type résolution de l'expression infixe" "que std_logic_vector type."IEEE bibliothèque;

Ieee.std_logic_1164.all utilisation;Ajouter entité est

Port (

R: Dans std_logic_vector (3 downto 0);

somme: std_logic_vector à (3 downto 0)

);

fin, ajouter;comportement de l'architecture ajouter est

tmp signal: std_logic_vector (3 downto 0);

commencer<Tmp = a (0) a (1) un (2) A (3) lorsque fr = '1 'autre "0000";

somme <= tmp;com fin;

 

[darylz]

Je préfère la lib numérique au lieu de lib Arth, celui-ci est prepoerity Synopsys.