Comment augmenter la fréquence des DSP de base avec FPGA Stratix?

[smartwang]

J'ai mis en place un noyau DSP dans FPGA Stratix. Mais je trouve qu'il ne peut fonctionner que 30MHz, Comment puis-je augmenter sa frequnecy? et combien en général?

 

[hock]

essayez d'utiliser à partir d'amplifier SYNTHESYS Synplicity presission OT de mentor pour optimiser votre conception RTL. vous pouvez également utiliser flor raboteuse en mode manuel afin de réduire les chemins critiques. il est plus de travail, mais Guss peut vous donner de bons résultats. jarret

 

[visualart]

dont FPGA do u sélectionner? U mettre l'horloge ur au pad réveil tout entier? Vérifiez-les et de reconstruire des projets ur.

 

[nand_gates]

Salut, Si tu peux m'envoyer ur DSP RTL coeur sans doute, je peux vous aider. Parce que la vitesse est également décidée par le style de codage ur! -Nand_gates

 

[eziggurat]

essayer et faire bloc fondée.

 

[power-twq]

peut-être vous pouvez changer votre style de codage pour le dispositif d'Altera, et vous pouvez utiliser logiclock QuartusII d'augmenter la fréquence de fonctionnement. [Quote = smartwang] J'ai mis en place un noyau DSP dans @ ltera STRATIX FPGA. Mais je trouve qu'il ne peut fonctionner que 30MHz, Comment puis-je augmenter sa frequnecy? et combien en général? [/quote]

 

[bibo1978]

Vous devriez avoir une méthodologie clôture temporelle, principalement cela dépendra de "combien avez-u rater votre réveil" après tout ce que vous devriez utiliser une bonne méthode de codage de style «bâton avec le livre de réutilisation manuelle méthodologie" à moins que votre conception ont événements asynchrones inévitable. En général, vous pouvez rencontrer votre temps en fonction de la vitesse d'horloge résultat ratio de la vitesse d'horloge nécessaires: certaines fois il peut être résolu avec l'application de plus d'efforts sur la RAP, «prendre soin les résultats RAP sont toujours 10% moins de whatyou obtiendrez sur le matériel", ces 10% peut être fait avec plus d'efforts sur la RAP, multi-pass nominale. Si vous avez raté avec 20% à 75% u peut appliquer des contraintes temporelles critiques chemin, analyse temporelle statique pour la conception «chemins critiques», vérifiez votre conception modulaire de la RAP, appliquer le placement des contraintes "floorplanning", rgister duplication pour sortance grand outil de synthèse effort et contrainte temporelle globale, considérer certains pipelining. Si vous avez manqué avec tant, c'est à dire vous voulez un 100 MHz et vous obtenez 30% de plus de 100, alors je crois que vous devriez vérifier votre conception hiérarchique, le style de codage, les contraintes outil de synthèse, considèrent pipelining pour les modules de conception de totalité, changer le conception de l'ensemble.

 

[Ice-Tea]

Vérifiez vos chemins les plus critiques dans Quartus. Puis commencer à optimiser votre code (ie pipelining) où ces chemins sont concernés.