comment cela synthsize?

[uckingcu]

toujours @ *
commencer
wr_rd_xfer [04:00] 5'h00 =;
pour (integer i = 0; i <4; i )
if (data_sel ) commencent
wr_rd_xfer [04:00] = wr_rd_xfer [04h00] | get_xfer [] 04h00;
fin
fin
data_sel est un signal à chaud un.

Je ne obtenez des erreurs dans la DC et fonctionne très bien dans la simulation trop (ce qui est compilé en tant SV).Quelqu'un peut-il expliquer comment se déroule la boucle DC et synthsizes cette logique?

 

[randyest]

Il n'a pas vraiment nécessairement "dérouler" la boucle.Les boucles peuvent être facilement mises en œuvre par la logique et un compteur.Jetez un oeil à la porte de niveau netlist produit et vous verrez comment il fonctionne.

 

[Jassen]

Ces codes ne sont pas la synthèse par DC.Ils ne sont que pour la simulation.Vous voulez dérouler la boucle, vous devez utiliser l'générer des syn.

 

[jbeniston]

Les deux réponses ci-dessus sont des bêtises!

Un synthétiseur dérouler la boucle assez facilement car elle a un nombre fixe d'itérations.

Vous pouvez avoir une idée de ce qui se passe, en le déroulant vous-même.Par exemple,
Code:wr_rd_xfer [04:00] 5'h00 =;

if (data_sel [0])

wr_rd_xfer [04:00] 04h00 = [wr_rd_xfer] | get_xfer [0] [04:00];

if (data_sel [1])

wr_rd_xfer [04:00] 04h00 = [wr_rd_xfer] | get_xfer [1] [04:00];

if (data_sel [2])

wr_rd_xfer [04:00] 04h00 = [wr_rd_xfer] | get_xfer [2] [04:00];

if (data_sel [3])

wr_rd_xfer [04:00] 04h00 = [wr_rd_xfer] | get_xfer [3] [04:00];

 

[randyest]

jbeniston a écrit:

Les deux réponses ci-dessus sont des bêtises!Un synthétiseur dérouler la boucle assez facilement car elle a un nombre fixe d'itérations.Vous pouvez avoir une idée de ce qui se passe, en le déroulant vous-même.
Par exemple,