I
india1234
Guest
Je suis nouveau avec vcs mx.i ont verilog au plus haut niveau et le fichier VHDL sont l'beugler. je ne pouvais pas en mesure de l'exécuter. que dois-je faire pour compiler ces fichiers vhdl?
Comment compiler les fichiers VHDL qui sont en dessous de la Verilog au niveau supérieur en utilisant VCS MX?
S
shobhitk
Guest
Je ne suis pas très shure .... mais il ya une commande + vhdlan et quelques autres pour exécuter cette command.I utilisé que quelques années en arrière. Je vous le ferai savoir très vite grâce de me rappeler 
A
atena
Guest
Il ya plusieurs façons de simuler vos fichiers ... 1er: Grâce à la simulation Mix des deux VHDL et Verilog ... 2: Meilleur pour la réutilisation des conceptions, vous utilisez le compilateur de conception pour convertir tous les fichiers VHDL, soit en Verilog ou tous les fichiers Verilog VHDL et en écriture banc d'essai pour simuler votre module supérieur.