comment compter les cycles d'horloge?

[tom_hanks]

Salut, Dans mon application j'ai besoin de considérer signal ACK valide que si son actif pour cinq cycle d'horloge .. maintenant comment puis-je écrire VHDL pour ce ..? dois-je compter horloge toujours après l'affirmation du signal ACK? pls help me .. tom

 

[leonyang]

Vous pouvez faire valoir un petit 3-bit ACK compteur à surveiller sigal.

 

[OvErFlO]

signal de comptage: std_logic_vector (8 downto 0); valide: std_logic; valide: process (clk) commencer if (rising_edge (clk) et ACK = 1), count = compteur +1; s'il compte <5 alors valable

 

[tom_hanks]

acclamations maye .. puis-je dire quelque chose .. J'ai entendu dire que ce n'est pas bonne pratique de conception de compter horloge .. c'est pourquoi im peu confus .. je ne sais pas pourquoi il n'est pas bon moyen .. mais si vous savez merci de me dire .. tom

 

[OvErFlO]

Je ne comprends pas ce que tu veux dire ...

 

[tom_hanks]

Je veux dire, peut-être que ce n'est pas une bonne idée de compter cycle d'horloge .. je fais codage après des années, qui se sentiront problèmes ..

 

[OvErFlO]

Si vous ne comptez pas l'horloge ... Que voulez-vous compter???? : Roll: si vous ne voulez pas utiliser l'horloge primaire ... utiliser une horloge secondaire ....

 

[OvErFlO]

Ou vous pouvez utiliser un registre de décalage avec 5 étages avec entrée d'horloge (avec une validation d'horloge sur le signal ACK), alors que l'horloge de bord est à la dernière étape et vous ack est élevé ... vous disposez d'un ACK pour 5 front d'horloge ... : D

 

[ashishjindal76]

Salut Hey mec, je ne pense pas qu'il y ait quelque problème que u devra faire face à des compteurs. ou bien u utiliser le registre à décalage. essentiellement u besoin d'avoir un retard de 5 cycles d'horloge pour obtenir ce signal u élevé peut utiliser toute méthode pour qui ACHIVE ou tout simplement faire aucune opération cinq fois ou utiliser une autre logique où l'on peut dépenser 5 Ashish bye cycles d'horloge