comment concevoir un 74HC245 utilisant Verilog?

[vonzhaoqun]

J'essaie plusieurs fois, mais pas le succès.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />

pouvez-vous m'aider?merci

 

[papyaki]

Salut,

Voici un lot de la norme 74xxx modèles, mais je ne cherche pas:

http://www.eda.org/fmf/fmf_public_models/std/Voici tutoriel de Actel avec beaucoup d'exemples:

http://www.actel.com/documents/hdlcode.pdf

 

[gauiver]

Je pense que le programme devrait être comme ça

assign = sortie de commande? entrée: Z;

if u wanna utiliser la sortie permettre permettent alors

assigner la sortie = (Control & OE)? entrée: Z;

 

[vonzhaoqun]

papyaki:
merci beaucoup!gauiver:
il est fort comme un 74hc244, mais grâce à utoute bonne idée sont les bienvenus

 

[Tetra]

si vous ciblez la conception actuelle, vous pouvez instancier Tri-tampon de l'Etat de la cible FPGA et faire la connexion nécessaire.Je vois beaucoup d'application Xilinx le faire et ne pas utiliser de HDL description.pour éviter la méthodologie de synthèse différentes.

 

[vonzhaoqun]

Tetra:
thank u, lorsque je l'essaie en VHDL, j'ai eu le bon résultat, mais je ne peux toujours pas le faire dans Verilog, u peut en dire plus sur "éviter la méthodologie synthétiseur différent»?vonzhaoqun