Comment construire votre environnement de test de manière efficace?

[Thomson]

Salut,
Bien que j'ai mis en œuvre un environnement de test en termes d'USB et AHB, j'ai encore quelques confusions sur ce qui est vraiment un environnement efficace et intelligent de test.

En outre, les moyens de renforcer les meilleures possibilités de réutilisation des composants de votre environnement?

Par conséquent, je voudrais entendre quelque ingénieur de vérification expérimentés de partager ses opinions avec moi!

Une dernière chose à mentionner est que si quelqu'un a utilisé SystemVerilog pour construire son environnement de test selon une liste de suggestions sur le livre VMM?Si oui, pourriez-vous s'il vous plaît donner quelques conseils sur la façon d'utiliser efficacement ce livre plus particulièrement ce qui est point d'entrée d'appliquer SystemVerilog à vos projets?

Merci d'avance!

Thomson

 

[Zeng Jie-jun]

Dans notre environnement de vérification,
La plupart des modules de banc d'essai sont faites pour réutilisable et robustesse.
Et vous devriez faire vos habitudes de test de vérification automatique de soi.

 

[aji_vlsi]

Salut,

Thomson a écrit:

Salut,

Bien que j'ai mis en œuvre un environnement de test en termes d'USB et AHB, j'ai encore quelques confusions sur ce qui est vraiment un environnement efficace et intelligent de test.En outre, les moyens de renforcer les meilleures possibilités de réutilisation des composants de votre environnement?

 

[Thomson]

Merci de votre aimable réponse, Ajeetha!

Au cours de ces jours (de mon dernier post jusqu'à maintenant), je pense toujours à SystemVerilog et comment l'appliquer à l'application effective de manière efficace, mais le livre VMM me dit trop et je suis encore aujourd'hui à un gâchis sur la façon d'utiliser SystemVerilog (j'ai étudié la LRM SV déjà).Bien que j'ai examiné en détail le C des concepts et leur utilisation aussi bien, je ne comprends pas tout ce que décrite par le livre de VMM.En outre, actuellement, je n'ai pas d'outil de pouvoir de vérifier tous les codés écrit en SystemVerilog, pour ne pas dire que mentionné dans VMM.

C'est pourquoi j'aimerais savoir comment réellement comprendre les concepts visés dans VMM pas partir de zéro pour l'utilisateur expérimenté pour exemple une personne qui a la connaissance et utilisation du courrier ou d'autres langues apparentées.Pour C , au moins je peux lire C Primer ou d'autres bons livres pour les saisir et je ne peux toujours écrire un peu mes propres codes aussi.

Est-il nécessaire de lire la bibliothèque fournie par VCS (juste pour un exemple) tout d'abord de saisir les notations de la VMM?

Merci à l'avance.

 

[aji_vlsi]

Salut Thomson,

Thomson a écrit:

Merci de votre aimable réponse, Ajeetha!