Comment déterminer le nombre d'horloge / lignes globales à l'aide de Xilinx?

[cafukarfoo]

Salut à tous, Quelqu'un peut-il partager la façon de déterminer le nombre d'horloge / lignes globales à l'aide du logiciel Xilinx ISE? Je regarde le rapport brochage. J'ai vu il ya quelques nom de broche nommée * * et * GCLK CHCLK *. Est-ce broches de l'horloge / lignes mondiale? Merci.

 

[palai_santosh]

Pouvez-vous me dire exactement ce que vous cherchez? FPGA Xilinx a lignes internes de routage global. Il ya certaines broches dédié pour connecter l'horloge (xtal) pour le FPGA. Vous pouvez voir ceux de l'éditeur de FPGA. Si vous utilisez ISE11 + puis utilisez PlanAhead.

 

[cafukarfoo]

Salut Palai, je cherche dans la broche qui est dédié à l'horloge / lignes mondiale. Parce que je suis en utilisant l'horloge externe. Donc, je veux m'assurer que je attribuer l'horloge à la broche de droite. Je regarde le rapport brochage. J'ai vu il ya quelques nom de broche nommée * * et * GCLK CHCLK *. Est-ce broches de l'horloge / lignes mondiale? Merci.

 

[palai_santosh]

Broches GCLK sont les "broches Horloge mondiale", vous pouvez nourrir un signal d'horloge externe pour FPGA en utilisant ces broches, tant en simple mode différentiel terminée et. Ex. En Xilinx ML555 bord d'un apport de 30 MHz horloge est utilisé sur GCLK broches (L19). Une fois le signal d'horloge est à l'intérieur du FPGA vous pouvez utiliser BUFG et le passer au DCM puis à la conception.

 

[cafukarfoo]

Salut Palai, en se référant à l'exemple donné par vous, pourquoi ne peut-on attribuer directement la broche GCLK au DCM lieu? Si j'ai besoin de passer par BUFG, comment puis-je faire que dans Xilinx? Merci. Ex. En Xilinx ML555 bord d'un apport de 30 MHz horloge est utilisé sur GCLK broches (L19). Une fois le signal d'horloge est à l'intérieur du FPGA vous pouvez utiliser BUFG et le passer au DCM puis à la conception.

 

[palai_santosh]

pourquoi ne peut-on attribuer directement la broche GCLK au DCM lieu? Vous pouvez le connecter directement. mais pour ce faire vous devez instancier le DCM primitifs dans votre code et connectt qu'il épingle. D'autre part, si vous utilisez le Wizzard architecture, il va instancier une IBUFG entre vos broches GCLK et le port du DCM entrée CLK. Quoi qu'il en soit Xilinx recommande d'utiliser BUFG. En fait, nous voulons tous que nos signaux d'horloge pour être propre et stable et doit être capable de conduire beaucoup. Si j'ai besoin de passer par BUFG, comment puis-je faire que dans Xilinx? Comme je l'ai mentionné plus tôt. il suffit d'utiliser coregen Xilinx et a obtenu à des fonctionnalités de conception de FPGA et puis l'horloge, sélectionnez le périphérique que vous utilisez spartiate / Virtex. puis choisissez le appropriée DCM / PLL.