Comment deciede la gigue de l'horloge

[gentle_man]

Si je n'utilise pas une PLL sur la puce, ce facteur devrait je considère que sera l'impact de la gigue de l'horloge lors de la synthèse?

 

[eexuke]

Salut,
Vous pouvez ajouter l'incertitude horloge, telles que 0.1ns ou de le faire la synthèse plus agressif

 

[gentle_man]

Merci

Mais quelle est la valeur raisonnable?Si la marge est grande ncertainty la région va augmenter.
Quelles sont les causes de la gigue de l'horloge?

 

[AlexWan]

Dans votre conception, de la façon d'utiliser l'horloge de l'atténuateur d'entrée?Ceux-ci est une horloge ou multi-horloge de votre module?

 

[gentle_man]

Il n'ya qu'une seule horloge.

et l'horloge de l'atténuateur d'entrée est bufferd et utilisée comme horloge interne

 

[eekenneth]

Gigue de l'horloge est un résultat aléatoire en raison de la DMV / GND le bruit d'alimentation, des interférences d'autres puces sur la carte PCB et le bruit de référence d'entrée de l'oscillateur cristal de votre puce.Si vous avez des arbres horloge intégrée, alors la différence temporaire entre la flipflop D lent et le plus rapide la bascule D avec la même horloge de domaine sera votre skew arbre d'horloge (PPL biaiser l'utilisation de la gigue au lieu de parler de l'arbre d'horloge).Par conséquent, le décalage de l'horloge total arbre sera égal à la somme de biaiser l'arbre d'horloge et la gigue de l'horloge PLL ou la gigue oscillateur d'horloge si vous n'utilisez pas de PLL.

Typiquement pour la synthèse d'horloge arbre à l'aide Astrx ou ensembxx de silicium, ils peuvent faire un très bon travail et la plage est inférieure à 0,5 ns, et vous pouvez en toute sécurité mis en set_clock_uncertainty STA pour la configuration et la durée de maintien de 0,5 ns.Habituellement les fast skew angle d'horloge est de moins de virage lent puisque le retard est plus faible en virage rapide

 

[sandusty]

Salut, Gentle_man:

eekenneth a répondu aux causes de la gigue.

Le "raisonnable" gamme de gigue doit être dépendait de votre demande.Pour un contrôleur graphique, la puce de la gigue (à long terme et court terme) doivent être attachés (moins de 5% de la fréquence d'horloge).Pour une alarme pour vous réveiller, nous ne pouvons lossen le contraindre à 10% ou plus.

 

[Btrend]

La gigue principale vient du bruit aléatoire sur DMV & VSS.Il ya un
bruts de calcul de la gigue:
Si la tension d'ondulation est dv = 100mV, le gain de la mémoire tampon est G = 10,
et le temps de montée / chute du tampon est tr = 0.1ns (= 100ps), VCC = 3.3V
envisager le pire des cas, c'est la mémoire tampon avant le VCC VCC-0.5dV,
et après tampon le VCC VCC 0,5 dv,
il ya une approximation du premier ordre: (dv / G) / dt = Vcc / tr ------ (1)
l'incertitude de sorte que le dt = tr * (dv / G) / VCC = 100ps * (100mV/10) / 3,3 = 303fs

De éq.(1), si vous voulez réduire la gigue (uncentainty) que vous devriez faire
quelque chose:
A).croissante g, mais le gain plus élevé, la vitesse plus lente.
B).diminue tr, cela n'est vrai que dans l'interne de l'IC, si le câble de liaison est
envisagé, cela causera Ground Bounce augmentait, dv devient
plus grande.
C).augmentant VCC, mais le VCC élevé, plus la puissance est requise.
D).réduire DV par un condensateur de découplage entre la DMV & VSS.
parce que la plupart viennent de l'ondulation du sol généré Bounce
par L * di / dt, de sorte BGA paquet est toujours mieux alors SSOP.
Dernière édition par Btrend le 20 avril 2004 7:18; édité 1 fois au total

 

[T Zul]

Btrent,

Vous devriez obtenir 303 fs pas 303 ps.

T Zul

 

[tom123]

même si vous n'utilisez pas PLL sur puce,

mais gigue de l'horloge est toujours présente, car VCC puce sont différentes lorsque

une puce est runing.cette gigue de plomb sur le signal d'horloge.Pendant ce temps

d'horloge d'entrée mai a quelque gigue pour la source d'horloge non idéales.cordialementgentle_man a écrit:

Si je n'utilise pas une PLL sur la puce, ce facteur devrait je considère que sera l'impact de la gigue de l'horloge lors de la synthèse?

 

[silencer3]

manière la plus simple de spécifier gigue de l'horloge est la référence la source d'horloge (PLL) data-sheet.pls look pour le cycle à cycle et la gigue de période de gigue.prendre cycle à cycle de gigue et l'utiliser comme clock_uncertainty.pls utiliser des valeurs plus élevées pour les ports et utiliser des valeurs plus petites pour le design intérieur.

 

[beckchm]

Il vient du bruit.

Vous pouvez définir l'incertitude.