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lhlbluesky
Guest
d'abord, comment faire fonctionner la simulation en backgroud pour l'analyse des paramètres dans le spectre? seconde, pour un pipeline ADC, les codes de sortie de 10 bits sont prêts (après délai et DSR) en phase de phi2, mais les codes de sortie de 10 bits ont un certain retard par rapport au bord d'horloge de phi2 (environ 2 ns), puis comment lire les 10 bits en sortie des codes dans MATLAB? la façon de traiter avec le retard relatif? en outre, au début de d9 ~ d0, pour certains morceaux, comme D9, D8, D7 et ainsi de suite, il ya un pépin au sujet 1ns, est-ce correct? comment elimate le glitch? tiers, lorsque l'entrée est une valeur DC (un seul point), la sortie du MDAC (dans le premier cycle d'horloge) n'est pas habituel, et l'erreur s'accumule le long des étapes, et pour la dernière étape, la sortie de MDAC mauvais pour le premier cycle d'horloge, et pour les autres cycles, autres que le premier cycle d'horloge, la sortie de MDAC est fondamentalement de droite (parfois, le second cycle est faux, aussi), pourquoi ce qui est la raison? comment l'améliorer? pls aider à me.thanks tous.