Comment faire au sujet sta pour FPGA en utilisant PT?

[richardhuang]

Récemment, je ne STA pour la conception de FPGA en utilisant PT.Notre dessein est de mettre en œuvre un microcontrôleur dans le FPGA, qui est un prototype de simulation pour le SOC.Je suis la première fois à faire un tel travail, mais j'ai trouvé PT n'est pas le meilleur outil pour les FPGA.je vais énumérer les raisons sous
1.Quand je vérifie le fichier un sdf en coquilles PT, j'ai trouvé un défaut dans beaucoup de délai de temporisation information.especially il n'existe aucun arc calendrier de cœur IP ChipScope
2.J'ai ajouté des contraintes dans le niveau netlist porte, il est donc très difficile de s'assurer les bons objets que vous souhaitez joindre des contraintes.Je ne sais pas si je dois ajouter les contraintes du niveau netlist porte?Mais si je ajouter les contraintes en ISE, il est très difficile à gérer.

Alors, s'il vous plaît nous parler de votre point de vue si vous faire faire des travaux connexes? Merci

 

[yln2k2]

Salut,

PT est un signe standard de l'industrie off-outil.

1) Pourriez-vous s'il vous plaît elobarate plus sur quel format vous avez utilisé pour PT?SPEF?
Si c'est le cas si vous avez une adresse IP, vous devriez avoir des arcs calendrier pour la même IP?

Si vous n'avez pas PT ne peut pas faire quelque chose ....comme si vous aviez module analogique, soit vous spécifiez un modèle de calendrier pour la même manière que PT verrez timings interface ....Merci & Regards
yln