Comment faire pour déboguer erreur dans la synthèse Verilog

[victoria_jitesh]

S'il vous plaît quelqu'un me dire tout de bons sites ou des documents fondés sur comment déboguer erreur dans la synthèse Verilog.
Aussi me dire quelles sont les plus courantes d'erreur dans la synthèse Verilog et comment l'éviter.

Merci d'avance

 

[echo47]

C'est une vaste question vraiment!Une vaste gamme de problèmes peuvent survenir lors de la synthèse, et les problèmes sont tous différents en fonction de quels outils de synthèse que vous utilisez, et votre niveau d'expérience personnelle.

Quand vous dites "d'erreur" parlez-vous des messages d'erreur du logiciel de synthèse?Ou voulez-vous dire que le processus de synthèse fonctionne bien, mais le matériel ne se comportent pas comme vous vous attendiez?

La meilleure ressource pour la compréhension des problèmes de synthèse est généralement le site Web du fabricant.Par exemple, Xilinx a une vaste base de données Réponse qui m'a aidé à résoudre nombre de problèmes curieux que j'ai rencontrés en utilisant des FPGA Xilinx.

 

[karikalan_t79]

seulement après simulation moment-ci vous donnera l'idée