Comment faire pour déclencher la hausse et la baisse à l'aide de Verilog?

[Maxfli]

Salut à tous,

Je veux créer un signal qui peut déclencher à l'aide de la hausse de pointe et de la baisse de pointe par

utilisant Verilog et téléchargez-le en FPGA en utilisant qu (at) postes locaux.

par exemple:
//------------------------------------------------ --------
always_ff @ (posedge DF_CLK, posedge vu)
commencer
if (1 == vu)
externalclk = 0;
autre
externalclk ='1;
fin
//------------------------------------------------ --------

est-il possible de déclencher le changement à la fois par la hausse et la baisse de pointe?

merci beaucoup

 

[RBB]

Oui cela est possible.Le signal sera considéré comme une synthèse du signal de réinitialisation asynchrone affirmé élevé, tandis que le DF_CLK seront synthétisées comme une horloge de bord déclenché.