Comment faire pour générer le signal d'horloge par PLL pour FIR?

[liangshangquan]

J'ai une tâche à la simulation un FIR qui est le niveau du circuit. il a quatre signaux d'horloge qui viennent sous forme de PLL. mon tuteur me demande deisgn un modèle idéal PLL qui pourrait fournir de l'horloge pour la FIR.

 

[sankudey]

Salut liangshangquan, voici quelques conseils: 1. U vont à travers les bases PLL .... peut être Razavi livre analogiques CMOS donnera un peu d'aide .... ou autre chose dans ce conseil d'administration .... maintenant u pouvons écrire le modèle dans l'outil à l'aide ur ... . 2. Si u utilisez CADENCE .... puis j'ai vu que dans les librairies fournies (ahdLib), u obtiendra certains blocs idéal (modélisé dans Verilog Un ).... il PLL est avaialble .... Je n'ai pas utilisé ces .... mais u peut chercher elle ..... 3. Quelques fois en utilisant "CCCS" et "CCVS" etc avaialble dans analogLib de Cadence, bloc quasiment Anay peuvent être conçus .... Ses u uptu où u ne veulent aller .. espérant que cela aiderait u. .. sankudey

 

[liangshangquan]

Merci.