Comment faire pour modifier le paramètre par défaut CLKDV_DIVIDE

[deebar]

Salut, tous:
J'utilise Xinlinx Spartan II FPGA (XC2S50) pour mon design.The conception est XST Verilog.To obtenir un 1 / 16 de la fréquence d'horloge principale,
j'utilise la DLL, DLL, mais le ratio
par défaut
de fracture est de 2,0,
alors comment de changer le paramètre CLKDV_DIVIDE?J'utilise le code suivant:defparam dll_ins.CLKDV_DIVIDE = 16,0;Mais l'ISE 4.2i donne l'erreur comme suit:ERREUR: XST: 1076 - dlldv.v Ligne 20.Identifier "CLKDV_DIVIDE 'non déclaré1 erreur de compilationCan anyone help me?

 

[maestor]

Salut deebar,

J'ai l'habitude de régler le paramètre de la CLKDV_DIVIDE UCF.Je suppose que vous savez ce que
c'est et comment attribuer l'UCF à votre dossier de conception avec XST.Si pas de me le faire savoir.
En tout cas
c'est ce que je fais et ça marche:

Dans votre VHDL (par exemple), vous avez votre fichier DLL:

ibufg_clk_in: ibufg port map (i => clk_in, o => clk_in_i);
- DLL d'horloge doit être conduit par un IBUFG.

i_clkdll: clkdll port de la carte
(
clkin => clk_in_i,
clkfb => clk_out_i,
rst => handicapés,
clkdv => clk_dv,
clk0 => clk_out_d
);

bufg_clk_out: bufg port map (i => clk_out_d, o => clk_out_i);Et dans votre UCF vous avez:

INST "i_clkdll" CLKDV_DIVIDE = 16;

J'espère que ça aide.

Maestor