utilisation dc horloge virtuelle à la logique combinatoire contrainte. il n'a pas de souce, juste un signal d'horloge idéale. À mon avis, il peut être remplacé par set_max_delay
horloge virtuelle est utilisée à la contrainte I / O dans le délai max beaucoup mieux ensuite. Dans une SDC peut être défini comme un signal d'horloge qui n'est pas associé à n'importe quel port. create_clock-name "clk_virtual" - période de 10-onde {0 5} Je pense que la plupart des outils de l'industrie à comprendre la DDC::!
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.