comment finir une telle par-4 diviseur sans remise à zéro

[trashbox]

J'ai besoin de diviser une horloge (freq = 200KHz, cycle d'utilisation est de 40 ~ 60%) par 4, sans signal de réinitialisation.Cette horloge se trouvent lors de la saisie et la sortie désirée est OUT à la pièce jointe.

Beaucoup ont besoin d'un contre-signal de commande RESET.Si aucune RESET est disponible, comment puis-je réaliser une telle fonction?Merci!

Cordialement
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[FVM]

Pourquoi pensez-vous, le compteur a besoin d'un signal de réinitialisation?It does not.S'il commence par un décompte de l'arbitraire d'un pouvoir sur, il va émettre l'impulsion de sortie première fois après de 0 à 3 chefs d'accusation.En simulation, il faut mai une valeur initiale (pas nécessairement une remise à zéro), sinon, la sortie reste à "X" état de façon permanente, un véritable contre n'a pas de "X" de l'Etat.

 

[Nir Dahan]

suffit d'ajouter quelques mots.
FVM est complète correcte - pas de remise à zéro est vraiment nécessaire.effectivement dans certaines applications, il est recommandé de le faire sans une remise à zéro!(parce que l'horloge pourrait n'être disponibles que dans un stade ultérieur et l'enlèvement de réinitialisation asynch est aligné avec un synchroniseur de réinitialisation au bord de l'horloge)
mais si vous utilisez un compteur et pas de réinitialisation Assurez-vous que vous n'avez pas interdit les Etats - c'est à dire essayer d'utiliser les compteurs binaires, mais ne sonne pas des compteurs ou des compteurs de Johnson car il pourrait «réveiller» dans un état interdit (ou comprennent un circuit de récupération).

ND
http://asicdigitaldesign.wordpress.com/

 

[trashbox]

FVM Salut!
Merci de votre réponse.Si aucune RESET, comment pouvez-vous définir la valeur initiale?Tout comme vous l'avez dit, si aucune valeur initiale est attribué, la sortie reste à "X" état de façon permanente.

Observe,
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[dexter_ex_2ks]

Oui, vrai ....Le simulateur sera de vous montrer un X (inconnu), vous devez donc définir un état en quelque sorte au comptoir, en réalité, le compteur va compter.Si aucune de réinitialisation, vous pouvez tout simplement partager avec une porte ET entre (LSB bit) et (LSB 1) peu ...
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[FVM]

to set an initial state.

Un simulateur permet
de définir un état initial.La syntaxe est différente avec les langues HDL.Aussi la logique matérielle (par exemple, FPGA ou CPLD) surtout ont un pouvoir implicite de réinitialisation à un état initial.À titre d'exemple, une définition du signal VHDL:
Code:

SIGNAL CNT: UNSIGNED (1 downto 0): = "00";

 

[trashbox]

Salut dexter_ex_2ks et FVM!
Je vous remercie pour votre gentillesse.Je vais essayer.

Cordialement,
Trashbox