Comment instancier une entité VHDL dans verilog module?

[blooz]

Comment peut-on instancier une entité VHDL intérieur d'un module Verilog. Je suis l'aide d'Active HDL ..

 

[Alexium]

Il vous suffit d'instancier tête du module qui serait sémantiquement la même chose que l'entité VHDL. Lorsque le module VHDL est ajouté au projet et vous voulez l'utiliser dans Verilog module, il vous suffit d'imaginer que ce composant est écrit en VHDL Verilog et l'utiliser comme si elle l'est réellement.