comment introduire horloge retard dans CPLD?

[catrat]

Salut,
les amis
Pour répondre à l'exigence Tsu, je tiens à présenter horloge retard dans le CPLD (pas fpga, tout seul comme max3000a CPLD, lsimach4000v), comment puis-je faire?
Merci!

Observe

 

[power-twq]

Je pense
qu'il ne peut pas être mis en œuvre par l'ajout d'un tampon en dehors de

Puce FPGA.

cordialement
catrat a écrit:

Salut, les amis

Pour répondre à l'exigence Tsu, je tiens à présenter horloge retard dans le CPLD (pas fpga, tout seul comme max3000a CPLD, lsimach4000v), comment puis-je faire?

Merci!Observe

 

[r_e_m_y]

Salut catrat,

Pour @ ltera appareil, vous pouvez pour cela par l'ajout de LCELL composante.
en vhdl, le LCELL déclaration est:
Code:

COMPOSANT LCELL

PORT (a_in: IN STD_LOGIC;

a_out: OUT STD_LOGIC);

END COMPONENT;