Comment l'utiliser pour générer des PLL off-chip clock divider circuit?

[nooby_rat]

Comment dois-je générer un tel fossé de 96 clk externe, qui est en phase avec la source clk?

Est-il possible pour un hors-puce PLL pour faire le travail?Et comment dois-je aller abt cela?

Merci!
Dernière édition par nooby_rat le 27 février 2009 6:15, édité 1 fois au total

 

[news]

Termin "snowshoe" odnosi się do metody jaką spamerzy wykorzystują wysyłając swoje wiadomości przez duże obszary Internetu, ciągle utrzymując je na powierzchni, tak jak to robią rakiety śnieżne.

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[Digital-L0gik]

Une puce de pll ne ressemble pas à une bonne idée.Vous avez une seule boucle pour générer votre refclk et
c'est tout vous avez vraiment besoin.Vous pouvez diviser cette horloge comme bon vous semble en utilisant les méthodes conventionnelles.Pour réduire l'asymétrie,
la phase des compensations, vous devez utiliser votre horloge buffers / arbres à distribuer à la division de l'horloge de la destination.En outre, vous voudrez peut-être considérer que
la PLL ont généralement de multiples sorties de l'horloge qui peut être à des fréquences différentes.Jouez avec les diviseurs pll configuration pour obtenir votre horloge de 1,5 Mhz sur une sortie, puis essayer d'obtenir une autre sortie d'être le plus proche de votre 16kHz que possible.Cela vous permettra de simplifier la complexité de votre horloge divider circuits.Utilisez une feuille Excel pour vous aider à manipuler le pll formule.Lisez également les données de voir que votre configuration est à l'intérieur de la gamme de fréquence du VCO à assurer un minimum de biaiser sur la sortie des horloges.Bonne chance.