Comment mettre en œuvre dispositif à canal long (mise en page et schématique)?

[lovseed]

Je suis la conception d'un DAC 14-bit qui nécessite d'utiliser des dispositifs à canal long-dire w = 6.72ul = 38u. Mais le modèle SPICE vient LMAX 10u =, et le PDK a aussi la limite de longueur max de 10u. (1) Je me demande s'il y aura un problème si j'utilise un tel dispositif à canal long. (2) Et que diriez-vous de la mise en page? Dessinez un long canal ou avec grille pliée tel que présenté dans une feuille de papier? ce sera l'avantage ou un inconvénient? BR

 

[archillios]

dépendent de votre technologie. vous pouvez utiliser pdiff serpent, sous la grille carrée ensemble poly. Un tel dispositif à long canal est utilisé comme résistance variable, non?

 

[jerryzhao]

J'attire l'MOS en série (le modèle SPICE vient Lmax = 10u) quand je POR de conception de circuit. Mise fois que les schémas. Je ne, sais pas pourquoi vous utilisez le dispositif tel au sein du CAD. Quel bloc-vous utiliser ces appareils.

 

[mists]

ce devive canal est peut-être utilisé comme source de courant pour courant CAD-direction avec impédance de sortie très grande.

 

[lovseed]

[Quote = jerryzhao] Je voudrais MOS en série (le modèle SPICE vient Lmax = 10u) quand je POR de conception de circuit. Mise fois que les schémas. Je ne, sais pas pourquoi vous utilisez le dispositif tel au sein du CAD. . Quel bloc-vous utiliser ces appareils [/quote] Quelques question à propos de tirer les MOS en série: (1) de la série, tous les porte sont reliés, non? (2) pour toutes les séries, le substrat tous reliés à la DMV (si PMOS) ou tout simplement se connecter à la source pour éliminer les corps-effet. (3) si le numéro de série de PMOS avec W / L est N, est-ce vraiment l'équivalent d'un PMOS avec w / (N * l)? À mon avis, du moins point (2) fera une différence dans la performance. BR pourquoi je suis en utilisant des dispositifs long canal? Je suis le calcul de la zone min nécessaire pour source de courant de la fonderie et INL_yield mésappariement paramètres. Et puisque mon dessein est de 14 bits, le rapport W / L est très faible pour 1LSB, ce qui cause le canal très large. Hope ma description rend les choses claires.

 

[gururajb]

J'ai obtenu ce que vous avez dit zone CAD WRT pour la cellule unité fondée sur l'INL. J'essaie aussi de concevoir un DAC 10 bits en tenant compte de paramètres INL, DNL et la disparité. Pour la cellule unité 1X (LSB), je suis en train d'utiliser deux connectés en série dispositifs PMOS. Mais je ne suis pas en mesure d'obtenir la valeur correcte du courant. Pourquoi? Avec le circuit de polarisation même je suis en mesure d'obtenir la valeur correcte du courant pour 2X cellule LSB. Quelqu'un peut-il faire quelques suggestions.