Comment mettre en œuvre la logique à collecteur ouvert en VHDL?

[yamaha]

Salut Comment faire pour implémenter une logique à collecteur ouvert en VHDL, en ce qui concerne l'igname

 

[dk614nd]

l'utilisation et la porte

 

[tkbits]

Si vous êtes l'interface avec une connexion externe qui nécessite caractéristiques collecteur ouvert (par exemple, interface PS / 2), alors vous pouvez simuler tampons à collecteur ouvert avec des tampons 3-Etat: out_signal