Comment obtenir cyclique 1 / 3 d'une horloge cyclique de 50%?

A

Alles Gute

Guest
Comment obtenir un cycle d'horloge 1 / 3 de service d'une horloge cyclique de 50%?
 
Tout d'abord, prendre le signal de service de 50% et la retarder (en utilisant simplement le délai de propagation des portes ou en utilisant circuit RC). Ensuite, prendre le signal de service de 50% et le signal retardé et les mettre dans une porte ET. Le résultat devrait être une impulsion avec un cycle de <50%. L'astuce est de choisir le bon valeurs R et C pour vous donner le délai droit. Cela dépend de ce que la fréquence de l'horloge de votre cycle de service est. Vous devriez faire de la résistance d'un potentiomètre afin que vous puissiez bien l'accorder. Maintenant, ce que je décris ci-dessus est un très rude en boucle ouverte solution. Comment ne précise les 30% ont besoin d'être? Cordialement, V_C
 
utiliser un CD4059 ou alors vous pouvez 74HCT4059 programme répartition précise de l'espace marque exacte nécessaire, même en utilisant un micro sur ses entrées de confiture je pense que ci-dessus méthode est trop rought
 
Si vous voulez mettre en œuvre dans IC puis utilisez tampon comme éléments de retard, où par vous dimensionnement contrôler votre retard. Prakash.
 
VSMVDD - Je suis d'accord avec vous. Comme je le disais, la mienne est une solution très approximative que j'ai utilisé dans le passé quand je n'ai pas eu toutes les parties pour une bonne conception. Il s'agit d'une «rapide et sale» solution. Cordialement, V_C
 
V_C [/tex]
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"utiliser un CD4059 ou 74HCT4059" tu veux dire diviseur de fréquence utiliser? Comme en utilisant un diviseur diviseur par trois la fréquence? Oui, de cette manière nous pouvons obtenir l'horloge tiers cyclique, mais la fréquence à 3 fois plus faible. Mon exigence clé est de ne pas augmenter le jitter d'horloge trop.
 
il n'est pas possible d'obtenir un tiers, sans passifs ou une sorte de PLL ou mesure devoir. Parce qu'il n'est pas possible de gérer la hausse ou temps de chute sans traitement de la période complète du signal. Bien sûr, vous pouvez concevoir un circuit de retard. Il est question de choses qui mérite ces efforts. Mais vous pouvez obtenir le devoir 1 / 3 pour la fréquence deux fois plus bas que votre fréquence d'entrée: augmenter le signal d'entrée extraire et de la chute par le circuit de retard (signifie que vous le double de la fréquence, le devoir n'est pas important en ce moment), et l'offre a doublé la fréquence de compteur synchrone. Puis connectez div compteur / 2 et p / 4 sorties à l'ADN. A la sortie du ET, vous aurez besoin sans devoir gigue. Je ne me souviens pas des identifiants puce mais il est facile de les localiser. Compteur doit être synchrone, sinon il est possible d'obtenir des pointes indésirables à et la sortie.
 
/ N va diviser la fréquence d'entrée / Ratio par des facteurs de n de sorte qu'il est facilement possible simplement en utilisant un / na PLL est un / n contrer toute façon c'est comme un 4059 qui peut également être utilisé dans le cadre de la PLL afin que votre droit et je le suis aussi J'ai cependant des éléments passifs arent nécessaire de diviser un droit de 50% à se rendre à l'espace nécessaire et cela marque la sortie d'un 4059 sera incroyablement stable et réglable en pleine 1% ou mieux étapes afin qu'il l'habitude de modifier la fréquence simplement la marque attachée à l'espace est le i plans trouvés sur Internet pour un générateur d'eau de gaz combustible basée j'ai refait le circuit et utilisé comme une unité de galvanoplastie il fonctionne très bien à cet emploi effet youll voir les deux méthodes sont employées à l'aide d'une minuterie 555 pour obtenir la fréquence et les sorties PWM pour une double sortie d'onde de la fréq de base est faible @ 100Hz - 10 kHz de la sortie PWM supérieure est programmable intégralement en utilisant un 4059 bien pour votre offre, vous devez utiliser le 555 sur son propre enought vous pouvez télécharger la démo proteus VSM à partir de là le site [url www.labcenter.co.uk] [/url] ou il sera également ouvert dans la version Lite à partir du SP3 v6.6
 
Alles Gute; vous avez dit:
"Mon exigence clé est de ne pas augmenter le jitter d'horloge trop."
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et que vous n'avez gamme de fréquences mentionnées, et si elle est fixe ou variable! toute façon, si la fréquence de sortie est variable seule façon est d'utiliser de PLL (et l'utilisation de diviser par 3 diviseur). lequel est le plus important? jitterfree ou l'exactitude 1/3division? Si la précision timming est plus importante que vous pouvez utiliser PLL autre si vous voulez une sortie gigue libre, vous pouvez utiliser methode passive. aussi, pour les hautes fréquences, vous pouvez utiliser un tampon inverseur pour générer quelques délai nécessaire. Cordialement, Davood.
 
Merci à tous pour la réponse. Pour ma tâche, faible gigue est ma priorité, il n'a pas besoin d'un cycle de travail très précis 1 / 3, une 1 / 3 environ est suffisant. La fréquence peut être variable. Donc je suppose que d'utiliser un diviseur diviseur par trois la fréquence est la façon la plus simple. (Même si, il en coûtera plus de pouvoir depuis 3 fois plus élevé de fréquences est utilisée.)
 
Utilisez une division par 3 et vous obtenez un tiers DC, à partir d'une fréquence de trois fois plus élevé. Un seul colis FF est suffisant. Jetez un oeil à ce circuit.
 
obtenir directement, il est difficile, parce qu'obtenir délai parfait n'est pas une chose facile, d'autre moyen peut par PLL ou DLL
 
il pourrait aider à faire tout ce différentiel et CML. vous obtiendrez une faible gigue
 
Hé, je veux générer un rapport cyclique programmable de 50% du signal du cycle de service. Mais mon signal est de l'ordre de 2-50Hz. Depuis que je veux faire cela sur un ASIC, je pense que je peux utiliser un produire un retard programmable et et le signal original avec la sortie du retard programmable .... mais comment créer un retard programmable à la fourniture de retard de l'ordre de millisecondes? Tout circuits faciles, coz je suis un newbie ... tous les papiers que je peux consulter??
 
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