Comment obtenir Leve-netlist porte lorsque la synthèse avec DC

[feel_on_on]

comment obtenir Leve-netlist porte lorsque la synthèse de Design Compiler?
J'ai besoin de faire un post-simulation

 

[jeffleeh]

utilisez la commande DC:
Donnez-H-format Verilog-sorties xxx.v

 

[rameshsuthapalli]

Salut à tous,

Vous pouvez écrire à la netlist la manière suivante
scénographie $ # $ TOP TOP est la conception de premier niveau.
Donnez-h-f Verilog-o $ () TOP. v

vous ne pouvez pas l'utiliser pour le post-simulationstiming mais vous pouvez l'utiliser pour l'après-simulations fonctionnelles.
car il n'ont pas l'horloge et l'arbre de réinitialisation. le retard et la charge sur ces réseaux seront plus.

en ce qui concerne,
ramesh.s

 

[feel_on_on]

Merci, mais comment obtenir post-simulation au niveau porte netlist?après P & R, puis ... Sauver ce niveau netlist porte?

 

[rameshsuthapalli]

Salut,

Oui, vous avez besoin pour obtenir le P & R netlist pour le poste de simulation pour la synchronisation avec les SDF en formiate nécessaire.

en ce qui concerne,
ramesh.s

 

[rsrinivas]

Salut feel_on_on
wat je pense que c'est ur habitués à la circulation FPGA (si je me trompe Xilinx ISE) et UR essayer de le lier avec un débit ASIC.
ASIC dans un seul outil ne peut pas accomplir tout comme dans un flux FPGA.
Consultez le Guide de référence DC qui donne ua bon aperçu de la circulation.
bonne chance
en ce qui concerne
Srinivas