comment pouvez utiliser du signal inout en VHDL

[electronical]

Corps Hello.every. J'ai un signal en entrée. Je veux d'assigner une autre valeur que cela fonctionne comme inout. Puis-je faire? pour exp: port entité (clr: inout; ...);. . . processus (clk, clr) commencer si clr'event et clr = '1 'alors clr

 

[vipinlal]

http://www.edaboard.com/thread55243.html

 

[FvM]

En un seul mot, le code ressemble inutile . Un signal inout ne peut pas fonctionner comme une horloge elle-même le contrôle. Un signal inout a besoin d'une commande de direction explicite ou implicite en activant la fonction de sortie. Pour travailler comme une entrée, le signal doit être trois états avant, par exemple clr

 

[imbichie]

L'utilisation d'un tampon de Tri-state peut résoudre le problème ..

 

[TonyM]

En fait, en un seul mot, nous allons être utile ... En VHDL, les signaux sont à la fois la source et la destination des missions lorsqu'ils mettent en œuvre flip-flops/latches. Donc, je peux voir comment on pourrait penser à tort que les ports INOUT peut faire la même chose. D'autant plus que les ports OUT peut mettre en œuvre flip-flops/latches si un processus attribue seulement à eux. Vous aurez plus de bénéficier de la lecture sur les signaux et les ports dans un texte décent VHDL, si. Ce sera mieux pour vous que le forum de tenter de vous apprendre, ils sont un élément fondamental VHDL. Bonne chance avec ça ...