Comment réduire un décalage dans ampli-op?

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steadymind

Guest
Salut, Je suis un simple d'essayer ampli-op (PMOS entrée diff paire suivie par un disciple de source PMOS) je trouve que le décalage est très élevé. aucun des moyens de réduire le décalage? Je sais pourquoi ce décalage se produit, mais ne savez pas comment la surmonter.
 
Est-il un décalage systématique ou aléatoire? Quelle est l'offset et quelle est votre cahier des charges? Keith
 
l'systématique décalage dans le pire des cas est 2mV). mon spec total décalage est 10mV (systématique + aléatoire) que je vais dépasser si mon systématique est aussi élevé. Je ne veux pas mettre en œuvre un hachées. CM pour l'entrée et la sortie est de 0,8 à 1,3, gain> 40dB. l'utilisation prévue de cet amplificateur est un tampon bande interdite et de générer des tensions de polarisation.
 
Vous devriez être capable d'éliminer le systématiques compensée par le dimensionnement correctement. Le décalage aléatoire peut être améliorée en augmentant tailles transistor. Il pourrait être utile afin d'envoyer un circuit (avec des tailles), Keith
 
dans le schéma ci-joint que j'ai à conduire une résistance de 1-10M, et également l'intention d'utiliser le premier degré diff paires comme un gain d'unité ampli-op à conduire des charges capacitives .. Je trouve le décalage est élevé pour ces deux configurations. l'vdsat de la paire d'entrée est d'environ 120 mV, gain = 45dB, mais offset est 2mV: (
 
Vous conçu un décalage dans elle. Le courant dans M12 doit être la même que dans M13 lorsque l'entrée est équilibré, sinon vous avez un décalage.
 
Je ne pense pas qu'il devrait question, je n'ai pas un spec vitesse de balayage, alors j'ai juste utiliser un courant nominal de tampon dans la pile .. ce qui est le raisonnement derrière cette ur ... Je vais avoir de simuler M12 et M13 d'être égaux et que u connaître les résultats.
 
Comment avez-vous mesuré le décalage systématique? Cette étape est très asymétrique diff et a un gain en boucle ouverte faibles. Si la valeur de Vout n'est pas exactement le VfB sans retour, vous avez besoin d'une petite diff-tension à l'entrée de conduire Vout à la valeur du VfB. Plus le gain de votre OTA est le plus petit est le besoin de diff-tension à l'entrée.
 
Comme déjà dit, le circuit est asymétrique, bien que je ne pense pas M12/M13 dimensionnement est le problème. Zéro volts en va produire une tension sur le M47 de vidange pour vidanger l'égalité M1 (et donc M1/M47 porte). Votre tension de sortie sera alors Vgs de M13-dessus. Donc, zéro volt en va produire une tension d'environ 2 * Vgs-dessus du sol. Je ne pense pas dimensionnement va se débarrasser de ça. Vous vous tenez une meilleure chance en utilisant une source NMOS commun pour M13 et donc avoir plus de gain aussi. Vous serez en mesure d'ajuster le décalage systématique puis par le dimensionnement des transistors de sortie. Pour le décalage aléatoire, vous devez tenir compte de la taille. Dans la spécification de processus il doit y avoir correspondance de données pour les MOSFET. En utilisant cette information, vous pouvez choisir le décalage maximum à condition de ne pas ralentir l'amplificateur de trop. Keith.
 
Le dimensionnement des Mosfets n'est pas grave si vous savez ce que vous faites et si vous obtenez une rétroaction du simulateur. Votre seule chance de garder votre spec est à analyser avec Monte-Carlo du décalage aléatoire. Systématique de décalage est une question de gain de boucle et de dimensionnement. Décalage aléatoire est un problème de technologie et est calquée sur les statistiques qui sont utilisés dans l'analyse Monte Carlo.
 
Je ne pense pas que le décalage systématique de cette conception peut être fixé par le dimensionnement. Vous pouvez estimer la taille nécessaire pour une donnée aléatoire décalage aléatoire avec les informations de correspondance pour le processus avant de faire une analyse de Monte Carlo. Il est plus rapide pour le design que de façon répétitive Monte-Carlo tourne pour trouver la taille requise. Keith. [Size = 2] [color = # 999999] Ajouté après 8 minutes: [/color] [/size] [quote = keith1200rs] Je ne pense pas que le décalage systématique de cette conception peut être fixé par le dimensionnement.
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En fait, ce n'est probablement pas tout à fait vrai, si vous avez délibérément erronée de taille M54/M0 ou M1/M47 vous pourriez modifier la tension sur la grille de M13 pour le zéro de tension d'entrée à un Vgs-dessous du rail mi. Cependant, comme vous, puis n'aurait pas égale d'entrée de taille ou de transistors miroir, je n'ose pas imaginer ce qui va arriver aux variations aléatoires! Je ne le recommanderais pas. Keith.
 
L'effet d'un décalage systématique est 1. Définie par la symétrie de la topologie 2. Selon le dimensionnement symétriques l'ampli op ici ont un différentiel, une partie topologie symétrique, d'entrée. Mais une sortie asymétrique. Donc du point de vue topologie quelque part dans le chemin d'amplification il devrait y avoir une transistion topologie de symétrique à asymétrique. Si le chemin gain est symétrique, il existe aucune systématique de décalage. Selon combien de gain que vous avez à la transitition de symétrique à asymétrique, la systématique de décalage varie. Dans votre schéma de la transition est directe après la paire différentielle d'entrée. Ainsi, la tension de drain de M0 suit directement Vout. Typique de deux amplificateurs stade de définir le point de transition d'un stade ultérieur. Cela pourrait être fait en changeant M13 à NMOS. Comme figuré dehors au-dessus du Vdsat de M13 devrait être égal à Vdsat de M1.
 
Oups n'ont même pas remarqué le PMOS. Afin de réduire le décalage en utilisant cette configuration n'est pas facile. Soit faire un standard de deux opamp scène, ou de garder votre concept à l'envers.
 
merci les gars, comme dit rfsystem si j'ai une seule sortie terminée, je vais créer une asymétrie dans le système et ont compensé ...... Je suppose que je dois vivre avec elle ..
 
Pas tout à fait correcte. Une certaine asymétrie est inévitable lors du passage du différentiel à seule fin, mais frankliner a suggéré une façon de le réparer et j'ai suggéré une autre (même chose que frankliner tête en bas) qui tous deux vous permettra de réduire le décalage systématique à zéro. Keith.
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Quand je vois le circuit de frankliner Je me demandez pas comment cela va fonctionner. Évier de courant avec PMOS diff paire?!
 
Vous avez raison. Je pense que les transistors paire diff sont censés être NMOS - les flèches sont dans le mauvais sens (et donc de connexion en vrac également faux). Keith.
 
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