K
kollayliu
Guest
J'ai créé une netlist numérique par ViewLogic, comment simuler ce fichier netlist?
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F
FLEXcertifydll
Guest
1.netlist
2.bibliothèque cible
3.sdf si U ont
4.banc d'essai qui était dans le pré-sim
2.bibliothèque cible
3.sdf si U ont
4.banc d'essai qui était dans le pré-sim
K
kollayliu
Guest
Souhaitez-vous s'il vous plaît expliquer en détail?
Je vous remercie!
Je vous remercie!
N
no_mad
Guest
Salut kollayliu,
Avant de générer un circuit u netlist, u besoin de vérifier (la vérification fonctionnelle) circuit RTL.
Vous devez comprendre ASIC / FPGA flot de conception.
Tout d'abord, vous écrivez Verilog / VHDL RTL circuit.
Ensuite, vous avez besoin pour effectuer la vérification fonctionnelle en utilisant un banc d'essai.
Maintenant, votre circuit RTL est un modèle d'or.
Plus tard, vous avez besoin pour synthétiser le circuit de RTL.Ici, vous devez disposer d'une bibliothèque targer (ASIC ou FPGA bibliothèque de cellules standard).
En outre, vous pouvez laisser l'outil de synthèse pour générer le fichier SDF pour vous ou pas (à vous).
Habituellement, on laisse l'outil génère SDF fichier netlist du circuit.
Alors, encore une fois de simuler le fichier netlist.
Ici, vous devez utiliser le verso de la même banc d'essai.
De plus, la bibliothèque cible, car c'est un circuit netlist ... pas RTL.
J'espère que je na pas vous faire confondre.
Permettez-moi de savoir si u ont des doutes.
J'espère que ça aide.
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe
Avant de générer un circuit u netlist, u besoin de vérifier (la vérification fonctionnelle) circuit RTL.
Vous devez comprendre ASIC / FPGA flot de conception.
Tout d'abord, vous écrivez Verilog / VHDL RTL circuit.
Ensuite, vous avez besoin pour effectuer la vérification fonctionnelle en utilisant un banc d'essai.
Maintenant, votre circuit RTL est un modèle d'or.
Plus tard, vous avez besoin pour synthétiser le circuit de RTL.Ici, vous devez disposer d'une bibliothèque targer (ASIC ou FPGA bibliothèque de cellules standard).
En outre, vous pouvez laisser l'outil de synthèse pour générer le fichier SDF pour vous ou pas (à vous).
Habituellement, on laisse l'outil génère SDF fichier netlist du circuit.
Alors, encore une fois de simuler le fichier netlist.
Ici, vous devez utiliser le verso de la même banc d'essai.
De plus, la bibliothèque cible, car c'est un circuit netlist ... pas RTL.
J'espère que je na pas vous faire confondre.
Permettez-moi de savoir si u ont des doutes.
J'espère que ça aide.
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe
C
calme
Guest
il simulant tout comme les codes HDL.
K
kollayliu
Guest
no_mad remercier!