Comment simuler netlist avec gated horloge?

[davyzhu]

Salut à tous,

Quand je simuler netlist (Verilog style) fermé avec l'horloge,
j'ai trouvé le résultat est très différent de ce que je vois dans RTL niveau (avec beaucoup de rouge "xxxx").

J'ai donc ajouter tfile dans NCSim interdit de retard et le calendrier de la vérification dans le contexte global (Parce que le design ne sont pas comme mémoire RAM / FIFO).

La forme d'onde netlist semble être mieux, mais il ya aussi des différences entre le trivial et RTL netlist d'ondes (par exemple, certains signaux d'une horloge avance et certaines ont un signal d'horloge de retard).Je suppose que l'horloge
n'est pas fermé, comme le comportement original d'horloge et d'introduire la race.

Mais comment comprendre gated horloge de simulation de comportement?Les commentaires / référence sera apprécié!
Merci!

Cordialement,
Davy

 

[zhangpengyu]

en utilisant "<=" gated horloge peut-être en aider

 

[Peter Chang]

Je pense que le problème que vous avez vu peut-être causé par l'initialisation.
Assurez-vous que vous définissez la valeur d'initialisation pour tous les signaux dans RTL Leval.
Sinon, après la synthèse, à la porte simualtion niveau, le calendrier
différence cause des valeurs inattendues ou inconnues valeurs.

 

[Shurik]

Salut Davy!
Vous pouvez synthétiser votre comportement verilog whith option non modifier clk.

 

[satya_422]

Salut
U après avoir fait la synthèse,
Raison 1: U mai pas initialisé que gated signal d'horloge de permettre ou
2.There mai être voilation (setup / hold) ..

- satya

 

[maxnil]

La raison la plus probable que vous obtenez «étrange» résultant de la simulation d'un porte-gated netlist avec les horloges,
c'est que les différents porte horloges sont affectés à différents delta-temps, et de ce fait, que le bord déclenché registres ne sont pas évaluées / attribué à la exactement de la même cycle delta.

Un petit exemple simple d'un problème avec la porte des horloges dans les simulations (quand vous
n'utilisez pas un timing) est montré ici:
Code:attribuer gclk clk = & enable;toujours @ (posedge clk) begin

b <= a;

fintoujours @ (posedge gclk) commencent

c <= b;

fin

 

[davyzhu]

Merci beaucoup!

DC-je utiliser pour générer des gated horloge.
J'ai entendu des verrous est uniquement utilisé dans les gated horloge de conception ASIC.Est-il juste?

Je pense
qu'il doit être fermé horloge cause du problème.Je vois la forme d'onde.
Et
j'ai trouvé que des données et changement d'heure dans le même temps, c'est-à-dire à la
delta même temps (I interdit à retarder le moment portée mondiale), l'horloge
changement est de suivre les données changent.

Comme nous le savons tous, le changement des données doit suivre le changement d'heure.Alors, je suppose
il doit être fermé horloge cause séquence logique dans le chaos
simulateur.

Cordialement,
Davy

 

[spauls]

Essayez d'horloge dans gating POWER COMPILATEUR et permettre d'assurer le calendrier.

ou vérifier clock_gating_check en PT.

 

[Shurik]

davyzhu a écrit:

Merci beaucoup!DC-je utiliser pour générer des gated horloge.

J'ai entendu des verrous est uniquement utilisé dans les gated horloge de conception ASIC.
Est-il juste?Je pense qu'il doit être fermé horloge cause du problème.
Je vois la forme d'onde.

Et j'ai trouvé que des données et changement d'heure dans le même temps, c'est-à-dire à la

delta même temps (I interdit à retarder le moment portée mondiale), l'horloge

changement est de suivre les données changent.Comme nous le savons tous, le changement des données doit suivre le changement d'heure.
Alors, je suppose

il doit être fermé horloge cause séquence logique dans le chaos

simulateur.Cordialement,

Davy

 

[davyzhu]

Shurik Salut,

Pouvez-vous me dire quels outils utilisez-vous?Merci!

Cordialement,
Davy

 

[Shurik]

davyzhu a écrit:

Shurik Salut,Pouvez-vous me dire quels outils utilisez-vous?
Merci!Cordialement,

Davy

 

[research235]

bonjour davyzhu

u peut dire
s'il vous plaît la manière de générer un fichier SDF à niveau avant la mise en page ..i read ur message ur de la simulation de la porte niveau net liste avec le SDF, je ne suis pas sûr de savoir comment générer ce fichier à synsthesis niveau ..
u pourrait me dire
s'il vous plaît la commande utilisée pour DC
suresh

 

[sumit_techkgp]

U ont un problème d'initialisation dans ur netlist