Comment utiliser CADENCE IC pour mesurer le temps de verrouillage PLL

E

esibobo

Guest
J'utilise 6.1.4 Virtuoso. J'ai un travail PLL, et je voudrais pour déterminer combien de temps il prend la PLL d'acquérir un verrou après la fréquence de référence est modifiée à partir du minimum au maximum (ou à partir de n'importe quelle fréquence de référence à l'autre, d'ailleurs). Je ne suis pas trop au courant de cadence et je voudrais un peu d'aide sur la façon de s'y prendre pour simuler ce scénario. Merci.
 

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