Comment utiliser de travail en Verilog

[jay_ec_engg]

Puis-je écrire le fichier de travail distinct que dire "abc.v" et ensuite appeler dans le fichier cdf.v en utilisant «comprennent» abc.v "???

 

[freeinthewind]

Franchement, je ne suggère pas l'utilisation u "tâche" pour activer la logique combinatoire. circuits réalisés de cette manière ne sont pas efficaces et maintenez l'amélioration de la vitesse et de la zone.

 

[semiconductorman]

oui u peut le faire .... mais assurez-u compiler le fichier de travail a également avant de commencer la simulation et aussi si vous donnez le nom de fichier relatif alors assurez-vous d'inclure ce répertoire par + + ou INCDIR u peuvent avoir des problèmes.

 

[billjoy]

Oui, Vous pouvez faire cela, mais assurez-vous que le fil / reg / entrée ... a été decalred avant que la tâche étant notamment.

 

[jay_ec_engg]

oui u peut le faire .... mais assurez-u compiler le fichier de travail a également avant de commencer la simulation et aussi si vous donnez le nom de fichier relatif alors assurez-vous d'inclure ce répertoire par + + ou INCDIR u peuvent avoir des problèmes. Je suis face à problème dans les fichiers de tâches, y compris dans le fichier principal .. lors de la compilation du fichier principal de ses montrant que ce n'est pas en mesure de les inclure .... Quel est le problème ur parle? Je pense que c'est ce qui se passe, mais je ne suis pas sûr de quoi faire ...