Comment vérifier une netlist générée par l'outil de synthèse.

[nikhilindia85]

salut guyz.i voulez dans la procédure de détails sur la façon de vérifier une netlist générée par SYNTHESYS tool.its urgent.i besoin d'aide de u guyz

 

[vinodkumar]

salut, quand on fait la synthèse r nous aurons netlist, faire la simulation ou la vérification après la simulation après synthèse synthèse appelée, tous les outils offrent cette option de faire la simulation pour netlist. ce qui est nécessaire est u devrait préciser wht ur outils utiliser. bye.

 

[nikhilindia85]

J'utilise NCSIM cadence

 

[mssajwan]

au lieu de votre instance rtl la netlist. utiliser l'environnement de même vérification.

 

[yln2k2]

Salut, S'il vous plaît prendre soin de suite ... 1) Bibliothèques - Zéro de modèles de simulation retard ... 2) Pour la synthèse netlist vous pouvez sauter "préciser" blocs ... afin de vérifier quelle est l'option pour passer la même chose ... pour vcs / ModelSim option est nospecify + 3) HDL niveau supérieur doivent remplacé par netlist .. si vous avez besoin d'aide spécifique ... laissez-moi savoir ... YLN ce qui concerne

 

[phoenixfeng]

u la nécessité de fichier: 1 fichier 2 fichier netlist sdf 3 Bloc de mémoire synthétisé si u bibliothèque de cellules utilisés dans la conception que vous

 

[FLEXcertifydll]

tout U simulation industrielle outil peut employer 1. netlist 2. sdf avec le soin coin U 3. modules de simulation de 4 Bibliothèque disposition. si un modèle de simulation noyau dur, aussi 5. n'importe quel processeur utilisé U, ont besoin du modèle 6 de simulation. pour ATPG simulation, peut-être besoin de l'U dur gate-level netlist, parce que pas tous les modèles simualtion lui fournir.

 

[vinodkumar]

salut mai je sais outil de synthèse wht vous r en utilisant becoz la procédure pour effectuer cette simulation synthèse après differs.if vous r en utilisant synthé porte build que nous avons write_sdf commande pour écrire le fichier qui est nécessaire pour la simulation de la synthèse de poste, alors que si vous utilisez le compilateur r RTL nous n'avez pas les commandes pour obtenir sdf et nous devons aller pour une autre procédure à faire dans ce cas. je veux dire que vous plz spécifier le ur synthèse wht outil à l'aide. i hope this helps u plz si c'est le cas n'oubliez pas d'appuyer sur le bouton d'aide. au revoir

 

[shiv_emf]

module supérieur sera appliquant entrées pour concevoir sous verifcation .. il peut être soit netlist ou code rtl ... wht fait diference da .. ! banc d'essai utilisés pour la vérification ws Rtl peut être utilisé rite!

 

[Adam.Yakuvitz]

M. nikhilindia85 Je ne suis pas sûr de toutes les réponses que vous avez trouvé à votre question. Après la synthèse de premier niveau, il ya deux sortes de vérification qui doit être fait; fonctionnels et le calendrier. Tant vérification peut être effectuée avec vérification statique (c. non vectoriel) des outils. Statique Vérification fonctionnelle peut être fait avec un outil comme équivalence Vérification de vérification de Cadence Timing conforme-LEC et statique qui peut être fait avec Synopsys Heure produit. Vérification dynamique comme courir sur un simulateur sont prohbitive temps et vous devrez écrire le banc d'essai. Morevoer identifier une erreur aussi prendre un certain temps. Outils statiques comme ESL et PrimeTime permettra rapides moyens de localiser les problèmes de fonctionnement ou de l'échéancier et sans testvectors. - Ay

 

[nikhilindia85]

je suis en utilisant le compilateur de RTL pour synth.how de vérifier la netlist avec testbench.in rtl quel outil que nous pouvons faire cela?

 

[aji_vlsi]

www.noveldv.com [/url]

 

[armardu]

u la nécessité de fichier: 1 fichier 2 fichier netlist sdf 3 Bloc de mémoire synthétisé si u bibliothèque de cellules utilisés dans la conception que vous