Comparez Xilinx et @ ltera Datasheet?

[davyzhu]

Bonjour à tous,

Je suis la lecture de la fiche de Xilinx et @ ltera, ils utilisent le nom différent,
par exemple dans CLB Xilinx et le Crédit Lyonnais, @ ltera, qui savent que leur équation, comment comparer?

Observe,

Davy Zhu

 

[Big Boy]

Le BEC (CL) peut faire une grande différence entre le nombre de CLB utilisés.Je ne peux pas parler pour que je @ ltera
somme les examiner, mais la logique Xilinx utiliser 4 cellules par CLB (cellule d'une logique parfois dénommée «tranche»).

La meilleure façon de les voir dans les fiches, dans la logique de bloc de description sections.

Par exemple, dans Xilinx, chacun des quatre cellules de la logique de 2 voies, chaque voie ayant son propre look-up table (LUT) et de flip-flop.Plus, ils ont un peu plus de portes logiques, multiplexeurs et de procéder
à chaîne, pour
n'en nommer que quelques-uns.

Dans chaque CLB, 2 des 4 tranches peut être utilisé comme un contrôle plus élaboré distribués RAM.

Aussi,
gardez à l'esprit que le Crédit Lyonnais / CLB sont seulement une partie de la puce.Il existe d'autres très importants qui peuvent être aussi importants, principalement les blocs et le bloc IO RAM, mais aussi d'autres fonctions comme les gestionnaires de l'horloge.

 

[cawan]

FPGA Xilinx définir commun composé de Logic Block (CLB).Chaque CLB composé de 2 (Spartan, Virtex) ou 4 (Virtex-2) tranches.Chaque tranche contient deux LUT et d'autres tels que l'unité logique MUX et XOR.

@ ltera définir FPGA composé de Logic Block.Chaque bloc composé de Logic Logic Element (LE) et LE contenir LUT.

Notez que les deux la LUT de Xilinx et @ ltera contenir fan-4 et 1 fan-out.Stratix II @ ltera modification de l'architecture de base de la LUT, mais toujours appliquées fan-4 et 1 fan-out architecture