contrôleur DDR2 MIG Virtex5

H

hastidot

Guest
Salut à tous J'ai généré base MIG comme un contrôleur de mémoire vive pour FPGA Xilinx, Virtex5 (ISE 11). J'ai généré la conception sans usuing PLL. Pour généré horloges droit, je instancié un DCM dans mon top moudule. que je simule mon dessin, je vois que toutes les horloges bon et réinitialise ont été générés pour tous les modules. Bu t certains modules ne fonctionnent pas correctement. EG le signal phy_init_done dans le module phy_init va jamais très élevé. Y at-il des suggestions ay pour moi ce qu'il faut faire afin de trouver la source de l'erreur? Merci d'avance
 
Je vais proposer quelque chose qui peut-être évident et ça a été un moment depuis que j'ai utilisé des choses DDR2 Xilinx mais je crois que la méthode d'alignement automatique utilisé dans la phy-ce qu'un test d'écriture relecture / de la SDRAM et donc il faut que la simulation SDRAM modèle soit correctement fixé avant l'init fait ira vrai. Ray
 
Salut je vous remercie pour votre réponse. Vous voulez dire que je dois utiliser ddr2_model dans ma conception, afin d'avoir phy_init_done signal haute? Je instansiated ddr2_model dans mon module supérieur, mais le problème existe toujours. Avez-vous d'autres recommandations?
 
Salut, Essayez de suivre cette 1. période clk vérifier wheter du modèle se trouve dans la plage de fonctionnement ur 2. Vérifiez whethet, le modèle ci-joint DDR2 supporte tous les permis Fonction relecture / saut en 3 MIG. Vérifiez la initiationlation, en DDR2 modèle, vous devriez voir init indication fait 4. Tous les paramemter moment-Shyam
 
Sur init, vous devriez voir quelques données sont écrits dans le modèle de SDRAM et de voir que les données se relire. Rechercher dans la simulation où vous pensez que l'initialisation est de départ et voir si vous pouvez voir les cycles d'écriture à la RAM. Si vous ne pouvez pas alors le code MIG n'est pas dit à init ou est détenu dans la remise. Si vous voyez les cycles d'écriture à la SDRAM, mais vous ne voyez pas l'exactitude des données se lire à l'époque le problème est un peu plus compliqué car il pourrait être beaucoup de choses différentes. Le modèle de cracher SDRAM toutes les erreurs / avertissements? Ray
 
I'v vérifié la ddr2 caractéristiques du modèle. Tous le calendrier et d'horloge sont corrects. Je ne vois pas de cycle d'écriture de la cause le processus d'écriture a besoin de signaux pour aller de haut qui sont générés dans les modules de la couche PHY (par exemple phy_init_done). Mais comme ils ne sont pas activés par la simulation, il n'y a pas de données écrites dans le modèle de ram (le bus ddr_dq est toujours "z"). :-:)-( Je pense que je devrais activer un signal qui conduit à phy_init module d'affirmer signaux de sortie, mais je ne sais pas ce que c'est! :-( :-( :-(
 
Appnote XAPP858 dit que la couche PHY commencer, ce dès que l'initialisation de réinitialisation du système soit désactivée. J'ai fait un chèque de quitter le Appnote et je n'ai pas vu une indication de la polarité de cette remise à zéro. Assurez-vous que les horloges sur le bloc de l'infrastructure sont de travail (ou fournissez-vous les 3 horloges?). Je pense que si la réinitialisation du système est mal les horloges ne fonctionnera pas non plus. Si la remise à zéro et les horloges sont toutes correctes il ya quelque chose que XAPP858 mentionne appelé la couche physique Debug Port qui pourraient vous donner un aperçu des raisons pour lesquelles le processus d'initialisation ne démarre pas. Ray EDIT - Mon précédent post sur le PHY faire un étalonnage a été un peu mal. Le Virtex 5 le fait différemment de la Virtex 4, je n'ai utilisé dans le passé. Voir la figure 15 dans XAPP858 pour la procédure correcte.
 
rhyans Cher Merci pour votre réponse. Il a été vraiment utile. J'ai mis en œuvre la conception à bord. J'ai utilisé une de mes boutons que la réinitialisation dans le fichier UCF. après avoir enfoncé la fois sur la touche de nombreux (deassert la remise à zéro), maintenant le signal passe au niveau haut phy_init_done périodiquement et toutes les autres bus sont initialiser correctement. J'apprécie vraiment votre aide. Je vous remercie tous de m'avoir aidé.
 
la dernière fois que j'ai utilisé ce, le contrôleur PHY fourni les informations de débogage. par exemple, la machine d'état passe toujours première et deuxième phases, mais échouera à la premier IC à avoir des problèmes dans la phase trois. Cela peut être dû à un défaut de soudure s'il s'agit d'un PCB personnalisé. Il peut également être due à un problème de synchronisation si vous ne fournissez pas les contstraints timing correct. Il peut également être dues à des problèmes paramètres. En tout cas, de déterminer le point exact de l'échec, ou du moins le premier point d'échec, pourrait être utile.
 

Welcome to EDABoard.com

Sponsor

Back
Top