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hastidot
Guest
Salut à tous J'ai généré base MIG comme un contrôleur de mémoire vive pour FPGA Xilinx, Virtex5 (ISE 11). J'ai généré la conception sans usuing PLL. Pour généré horloges droit, je instancié un DCM dans mon top moudule. que je simule mon dessin, je vois que toutes les horloges bon et réinitialise ont été générés pour tous les modules. Bu t certains modules ne fonctionnent pas correctement. EG le signal phy_init_done dans le module phy_init va jamais très élevé. Y at-il des suggestions ay pour moi ce qu'il faut faire afin de trouver la source de l'erreur? Merci d'avance