contraintes d'horloge dérivés

[lhsj81]

Salut tous,

Quelqu'un pourrait-il me dire quel est le moyen standard de générer une horloge de produits dérivés?

Par exemple, j'ai une conception qui a une entrée CLK (4 MHz), puis dans certains des sous-modules, j'ai un 2 MHz CLK provenant de l'horloge principale, puis au sein de ces sous-modules i avons 1 horloge MHz.

Si tel est le cas, est-il préféré avoir 3 ports distincts principal de l'horloge sur la conception top?

J'ai essayé de définir quelques contraintes dans le compilateur DC, cependant, je ne peux pas toutes les horloges dérivées comme un pilote idéal.Si je tiens à utiliser le RTC lors de P & R, est pourvu de 3 ports distincts principal de l'horloge sur la conception haut le seul moyen?Si je tiens à P & R de la conception ensemble plutôt que de partitionnement eux?

Merci,
Observe,
Louis

 

[ljxpjpjljx]

En outre vous devriez considérer les P & Information R!

 

[MarcS]

Salut lhsj81:

Non, vous ne définissez pas 3 top-level Horloges.

Vous créez généralement dérivée d'une horloge en se nourrissant du signal d'horloge dans un diviseur (= une chaîne de FFS).Cela génère une division par 2 et divisez-4, des signaux d'horloge, etc.

Vous avez besoin d'un seul top d'entrée de niveau horloge sur votre conception de ce.Dans la DDC vous utilisez le create_clock "" pour définir cette horloge de haut niveau.

Pour les horloges dérivées vous utilisez un create_generated_clock "" présenté dans la DDC (voir http://www.kxcad.net/actel_designer/actel_designer_online_help/design_constraints/create_generated_clock_SDC.htm).
Ceci établit clairement la relation entre l'horloge mère et chaque horloge généré.

Les P & R systems savons tous comment traiter avec des horloges générées, et vous pouvez mettre en œuvre la conception à plat.

Hope this helps.

 

[lhsj81]

Merci tas,

Je donnerai ce essayer un,<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

Ajouté après 1 heures 48 minutes:Salut,

create_generated_clock fonctionne à merveille .....

Toutefois, lorsque je tente de contraindre external_delay sur certaines des goupilles qui sont inspirées par cette generated_clock, je reçois une erreur disant que
horloge object_deleted (par la façon dont je me sers RTL_compiler).

Ai-je fait quelque chose de mal ici?Ou je ne peux pas fixer des délais externes avec les horloges généré car il est étendu aux horloges réel durant le calendrier de la conception?

Si oui, quelle serait la meilleure façon de donner des retards-externes sur certaines des goupilles qui sont pilotées par l'horloge générés?

Merci d'avance,
Observe,

 

[MarcS]

Salut lhsj81:

Je ne suis pas familier avec cette RTL Compiler mais je pense que d'une entrée / sortie délai doit faire référence à une horloge de niveau supérieur (ou d'une horloge virtuelle).

Vous voyez, un retard externe n'est nécessaire, car le calendrier est toujours STA FF-à-FF.Dans le cas d'une voie de raccordement à un port E
/ S, le FF lancement est absent pour un port d'entrée et de la FF de capture est manquant dans le cas d'un port de sortie.Essentiellement, le plan ne contient qu'une partie de la FF-à-DataPath FF et le reste est hors-puce.

Regardons un port de sortie (c'est pareil pour un port d'entrée): Le signal est lancé à partir d'un FF dans votre conception, et l'outil STA imagine il ya un FF capturer quelque part au large de la puce.La STA sait sur la partie du retard des chemins de données qui va de la FF de lancement pour le port de sortie.Mais il a besoin de contrainte de délai externe pour savoir combien de temps le retard DataPath est du port ouptput à ce FF imaginaire capturer hors-puce.

Ce qui pose la question: Quel signal d'horloge est le moteur de cette «imaginaire» FF qui capture le signal de hors-puce?Par défaut c'est le même signal d'horloge, qui stimule le lancement de FF (ou vous pouvez définir une horloge virtuelle pour conduire le FF imaginaire capture).

Je pense que l'off-chip FF capture ne peut pas voir un signal généré en interne d'horloge.Donc, je pense (et je ne suis pas sûr à 100% de cette intervention) que vous devez faire référence au retard à une horloge externe de haut niveau.

 

[lhsj81]

Merci heaps!

J'ai vraiment besoin d'une sorte de confirmation, je pense que je vais créer une horloge de référence virtuelle et le FFS de sortie à cela.

THanks again!
Observe,