Conversion Verilog Description de l'EDIF netlist

[viswanadh]

Bonjour,

Quelqu'un sait s'il est possible de convertir un module Verilog dans un fichier netlist EDIF?EDIF fichier peut représenter un module Verilog complètement?S'il vous plaît aidez-moi.Si ma question ne fait pas de sens, désolé

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutre" border="0" />Merci

 

[sree205]

Mon sentiment est que, si synthétisés en utilisant la DC ou tout autre outil, ses éventuelles pour le convertir dans EDIF.à ma connaissance, EDIF ne représente Verilog module complètement, quoique avec des cellules de la bibliothèque de la technologie, ofcourse.

 

[sumit_techkgp]

Edif est un standard IEEE pour représenter HDL module.Tout module Verilog peut être écrite de façon équivalente dans edif.U pouvez utiliser l'outil sysnthesis ur d'écrire netlist edif aussi.

 

[viswanadh]

Merci pour les réponses.J'ai trouvé un moyen de convertir les Verilog modules en utilisant "iVerilog"

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

Il utilise LPM s (bibliothèques) dans les fichiers EDIF.