core_gen

K

kun

Guest
Chaque fois quand il les données verrouillée
sur le bord positif de l'horloge il doit être au centre

quelqu'un sait comment faire

 
Est-ce que vous avez besoin?Centre de données est toujours à bord positif de l'horloge.

initiales commencent
for (i = 0; i <256; i = i 1) begin
data <= d'd0;
@ (negedge clk);
fin
$ stop ();
fin

 
arête négative de l'horloge envoyer des données,
front positif de l'horloge de recevoir des données (inquiétude peut-être)

BR.
ls000rhb

 
if u parlons en référence à la mémoire et votre conception de l'interface, puis utilisez l'horloge inversé pour mémoire lors de la conception de votre travaille à l'horloge.

 
Quiconque s'il vous plaît aidez-moi

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />J'ai besoin de créer un Core_gen
qui envoient le signal à travers un ADC (Analog-to-Digital converter)

Quelqu'un sait comment régler le signal core_gen!
liste s'il vous plaît me l'étape ~
merci

 
envoyer un signal à travers ADC?ou envoyer le signal vers ADC?détailler votre exigence, d'autres peuvent vous aider.

 
J'ai besoin d'un générateur de signal aller vers ADC et en sortir avec 10 bit Digital
quelqu'un sait comment le faire s'il vous plaît ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
Eh bien Man!

Why U asling cette question des hommes FPGA!!ADC est très simple

IC sont disponibles à cetteet par la manière FPGA ne fonctionne que sur des signaux numériques !!!!! ceux non analogiques

Oui, vous pouvez utiliser une puce FPGA ADC avant

ADC et l'utilisation de processus de production pour certaines informations qu'ilet de construire un simple générateur de signal ou de l'utilisation des LUT Primitives etc dans FPGAou d'un microcontrôleur utilisation à cette

Même un processeur DSP travailleraitDo What U sentir à l'aise à propos

 
becos im noob à ce VHDL

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />
 
yup i got the IC.juste que je ne sais comment commencer le générateur de signal ..(Si i est un Core_gen peuvent encore travailler sur lui), mais de nature différente err aider tous ceux qui

 
J'ai besoin de relier la sortie de l'ADC à la DAC
ADC sens de sortie à l'entrée du CAD (8 bits en 8 bits)
(Quelqu'un sait comment écrire en VHDL)
En tout cas s'il vous plaît help ~ ~Ajouté après 5 heures 5 minutes:J'ai besoin de relier la sortie de l'ADC à la DAC
ADC sens de sortie à l'entrée du CAD (8 bits en 8 bits)
(Quelqu'un sait comment écrire en VHDL)
En tout cas s'il vous plaît help ~ ~

Bibliothèque IEEE;
utilisation ieee.std_logic_1164.all;
utilisation IEEE.STD_LOGIC_ARITH.ALL;
utilisation IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment la déclaration suivante si la bibliothèque de l'instanciation
---- Tout Xilinx primitives dans ce code.
- Bibliothèque UNISIM;
- l'utilisation UNISIM.VComponents.all;

assign4 entité est
Port (X: in std_logic_vector (9 downto 0);
res: in std_logic;
m_clk: in std_logic;
OUT0, OUT1, OUT2, out3, out4, OUT5, OUT6, OUT7: out std_logic_vector (9 downto 0));
fin assign4;

Behavioral architecture de assign4 est
State_type type est (S0, S1, S2, S3, S4, S5, S6, S7);
signal current_state, next_state: state_type;
Signal P0, P1, P2, P3, P4, P5, P6, P7: std_logic_vector (9 downto 0): = "0000000000";

commencer

processus (m_clk, res)
commencer

Si res = '1 'alors current_state <= S0;
elsif m_clk'event et m_clk = '1 'alors

current_state <= next_state;
End If;
Terminer le processus;

processus (current_state, X)
commencer
current_state cas est

quand S0 => p0 <= X;
next_state <= S1;
lorsque S1 => p1 <= X;
next_state <= S2;
lorsque S2 => p2 <= X;
next_state <= S3;
quand S3 => P3 <= X;
next_state <= S4;
quand S3 => P4 <= X;
next_state <= S5;
quand S3 => P5 <= X;
next_state <= S6;
quand S3 => p6 <= X;
next_state <= S7;
quand S3 => P7 <= X;
next_state <= S0;

Fin de cas;
Terminer le processus;

processus (current_state)
commencer

si current_state <= S0
puis
OUT0 <= p0;
OUT1 <= p1;
OUT2 <= p2;
out3 <= p3;
out4 <= p4;
out4 <= p5;
out4 <= p6;
out4 <= p7;
End If;
Terminer le processus;
fin de comportement;

 
Jason ici .. Wahaha ... Enfin le troisième cycle i ....

u. .. meilleure mine après le nouvel arrivant worx ...= D

 
Whaha so nice fait avec le projet.M. Lai s'est rien dire au dernier jour (je n'étais pas là) keke
Take care my friend

 
hahas ... u vu mon meh projet??M. Lai u Affiche 1??at-il dit quelque chose??

actualli il ya quelques failles dans le projet ... mais j'ai essayé de le couvrir .. .. hahas Dun lui dire worx ....

M. Lai na pas dire n'importe quoi sur le dernier jour ... il juz dire .. "lahs ok ... peut ... u peux aller ... good luck to ur attachement ..= D"

 
i wowow était malade ce jour-là.si jamais eu la chance de venir voir ..keke soo good ^ ^ Il vous souhaitez toujours muahahaha bonne chance.Que fais-tu si libre maintenant

 
jason
où es-tu
J'ai besoin de te poser des questions sur DDS
help ~ ~ ~
réponse me aspics
i-midi tmr besoin de tester espérons que vous voyez ce message
écrivez-moi e-mail (hey_56 (at) hotmail.com)
comment faire la DDS
8bit
120MHz

10bit ne peut pas tester 8bit besoin

 
if u parlons en référence à la mémoire et votre conception de l'interface, puis utilisez l'horloge inversé pour mémoire lors de la conception de votre travaille à l'horloge.

C'est tout à fait raisonnable ......

 
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