Délai d'achèvement de configuration en DLL

[Tetra]

J'ai lu dans les fiches techniques de Xilinx que je peux retarder la configuration du FPGA jusqu'à ce qu'un interne DLL atteindre lock indiquer comment puis-je faire cela.

 

[Zape]

Macros DLL ont une broche externe étiqueté "verrouillé".Cette broche doit demeurer dans un état doux jusqu'à ce que les horloges dll générés sont stables (fréquence et rapport cyclique).

 

[Tetra]

Je sais que, de sorte que je devrais attacher cette broche à broche de sortie externe et le contrôle de la broche ~ INT pour retarder le signal FAIRE?, Ou il ya une methode interne?

 

[Zape]

Désolé, je crois que je ne vous comprends pas.Si vous voulez broches fait pour être élevé après DLL écluses, vous disposez d'une case à cocher pour que, dans les options pour la génération de fichiers de programme (I belive c'est dans la section Démarrage).