déterminer la fréquence d'un grand dessin

[tariq786]

Je tiens à déterminer la fréquence max d'un grand modèle (codé en verilog).Je sais que l'on peut faire l'analyse statique calendrier.Mais comment déterminer qui sont des faux chemins et sentiers qui les chemins sont multiples pistes cyclables.Ma conception
n'a pas de multiplicateurs ou quelque chose comme ce qui peut déterminer l'aide-moi à plusieurs pistes cyclables.

Deuxièmement, si je détermine la fréquence d'analyse utilisant des dates, je ne suis pas capable de fonctionner après la synthèse de simulation en utilisant le calendrier de cette fréquence que je obtenir le calendrier de violations telles que les temps d'installation et de tenir time.I ont clk d'augmenter la période d'un facteur 10 ou pour obtenir de loin le calendrier de ces violations.La question est de savoir comment assurer multicycle contraintes sont satisfaites au cours de la simulation post synthèse.

Quelle est l'importance de faire la synthèse post porte niveau simulation? Je trouve
qu'il est très important de savoir que l'outil de synthèse a fait son travail correctement et que vos résultats correspondent à la simulation d'or (avant de synthèse) de simulation fonctionnelle.

Les tutoriaux ou des liens pour compléter le cycle de conception sera très appréciée.Merci beaucoup.

 

[owen_li]

Salut.
Pour l'identification du faux chemin et le chemin multicycle,
j'ai quelques commentaires:
1.communiquer avec la logique des concepteurs.ils ont une meilleure compréhension de la conception, et vous donnera de précieux points
2.trier les 10-20% pires chemin, après la STA.d'analyser
s'il existe une exception calendrier chemin.
3.J'ai entendu
qu'il existe des outils qui identifie le chemin / multicycle
chemin.vous pouvez peut-être il google.

Pour la highese fréquence, je pense que vous devez communiquer à votre client et
backend de votre équipe en parallèle.À mon avis, vous pouvez déterminer votre fréquence d'horloge higheset à l'aide du jeu de marge.Vous pouvez laisser un 15% -20% positive étale par rapport à la période de l'horloge, lorsque vous exécutez le fil Zero charge calendrier analyse.

Pour la porte niveau simulation, je ne pense pas
qu'il est indispensable avant la réalisation du placement et de câblage.usuallly nous donne la netlist et SDF fichier à la logique des concepteurs.Ensuite, ils anotate ce fichier dans la logique de l'outil de simulation, pour voir si il ya des détenir / setup violation
lorsqu'il porte le niveau de simulation.

Merci!

 

[tariq786]

Salut Owen_li,
Merci pour votre commentaire.Je suis un étudiant diplômé et je suis tout ce qui est logique, je suis le designer, je suis client et je suis l'arrière de l'équipe.

Et maintenant?

Êtes-n't t-il des exemples ou des tutoriels qui expliquent l'ensemble du flux de conception.

Encore une fois merci pour la contribution.