d'aide dans la conception cascode plié

A

avlsi

Guest
Quelqu'un peut-il m'envoyer la conception des équations de l'OTA cascode plié en utilisant régler contrainte de temps.
J'ai essayé avec limite de vitesse de montée, mais je suis incapable d'obtenir le temps d'établissement désiré.

 
Envoyez-moi simplement de conception équations d'entrée NMOS entièrement différentiel
pliée opamp cascode.

 
conception de paire d'entrées et d'autres dérivés du cahier des charges.

 
Voici un fichier qui contient quelques conseils sur la conception cascode plié.
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
vous pouvez chercher le polycopié de EE240 (Boser, Berkley)

 
Le document est très instructif.Mais je n'ai aucun doute, pourquoi devrions-nous utiliser 1:4 ratio.is-il obligatoire, comme je l'ai lu, si nous voulons une OTA, l'utilisation des courants d'égalité.S'il vous plaît préciser pour moi.

 
Le ratio de 1:4 de l'entrée à cascode actuelle n'est pas obligatoire.Beaucoup de manuels d'Etat cela comme un moyen de maximiser le gain.Il est vrai, le gain est améliorée grâce à une plus grande résistance de sortie.

Cependant il est plus fréquent dans mon expérience de diminuer le ratio à un niveau plus réaliste et plus robustes comme 1:2.La raison est que dans les applications pratiques, inadéquation périphérique ne peut dépasser 25%, notamment dans les technologies CMOS de fonderie.Si vous utilisez le ratio de 1:4, dans ce cas, le transistor cascode peuvent être biaisées à zéro de courant!Tu es tombé au large de la falaise.Dans le monde réel des dessins et modèles manufacturable, nous voulons rester le plus loin bords de la falaise que possible.

 
jgarciarivera a écrit:

Voici un fichier qui contient quelques conseils sur la conception cascode plié.
 
effectivement linéaire temps d'établissement des AMP dépend de l'UGB de l'ADC.
temps total = temps de décantation orientation linéaires temps d'établissement.
Maintenant, si vous n'êtes pas en mesure de satisfaire les spécifications temps d'établissement, en dépit de la réunion de la spécification du taux de dérive, essayez d'augmenter la bande passante du opamp.this permettra de réduire le Time.now linéaire de décantation à augmenter la bande passante, vous devez augmenter le Mécanisme mondial de la entrée différentielle-transistor.so paire augmenter simplement la taille de ces transistors, vous pouvez obtenir le temps d'établissement réduit.

 
eecs240
http://www-bsac.eecs.berkeley.edu/ ~ cagdaser/EE240% 20Page/index.html

 
jgarciarivera a écrit:

Voici un fichier qui contient quelques conseils sur la conception cascode plié.
 
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