DCM dans Sparton 3E500

[Aafaq]

quelqu'un peut-il me dire comment je peux diviser ou de générer des horloges de DCM dans le FPGA en Verilog source

 

[kvingle]

renvoyer cette Xilinx doc .... c'est avoir du Verilog ainsi que l'instanciation de modèles VHDL pour la DCM
vous pouvez également utiliser l'assistant 'Architecture' présents dans les accessoires de Xilinx.
consultez le guide utilisateur pour en savoir plus ...

 

[echo47]

Puisque vous utilisez un Spartan-3E, voir aussi la primitive spéciale DCM_SP dans votre Spartan-3E bibliothèques guide, dans la documentation de votre ISE.

Voici un exemple Verilog qui génère 44100 Hz de 50 MHz au moyen de deux synthétiseurs de fréquence DCM et un compteur:
ftopic209987.html # 738182