D
dak-ju
Guest
Pls avoir un oeil sur le code suivant dans VHDL
if (clk'event et CLK = 1), puis
x <= y;
z <= x;
fin si;
Quand je synthétiser le code de la montre de simulation RTL z à un cycle clk version de retard y tandis que dans la simulation netlist il montre z à deux cycles de clk retardé version de Y (qui devrait être le cas concret.
Ma question est - est le code ci-dessus parfait?, qui peut provoquer un problème dans la validation de l'h / w ou seront-ils un problème dans le produit final sur le silicium?
Une autre observation que je voudrais partager, c'est que si je ajouter "après 1 ns" à la ligne 2 et 3 du code ci-dessus-je obtenir un résultat parfait dans les deux RTL et netlist simulation.
Est-il obligatoire d'ajouter «après 1 ns" design pour tous flop?
Merci et salutations
dak-ju
if (clk'event et CLK = 1), puis
x <= y;
z <= x;
fin si;
Quand je synthétiser le code de la montre de simulation RTL z à un cycle clk version de retard y tandis que dans la simulation netlist il montre z à deux cycles de clk retardé version de Y (qui devrait être le cas concret.
Ma question est - est le code ci-dessus parfait?, qui peut provoquer un problème dans la validation de l'h / w ou seront-ils un problème dans le produit final sur le silicium?
Une autre observation que je voudrais partager, c'est que si je ajouter "après 1 ns" à la ligne 2 et 3 du code ci-dessus-je obtenir un résultat parfait dans les deux RTL et netlist simulation.
Est-il obligatoire d'ajouter «après 1 ns" design pour tous flop?
Merci et salutations
dak-ju