de synthèse question>

[feel_on_on]

lorsque la synthèse i un dessin avec le compilateur de conception, si le travail de conception dans 62,5 MHz, je dois faire de période 16ns create_clock?ou je devrais create_clock période plus courte que 16ns?Il doit tenir un mou sur la fréquence de travail?

 

[hunter694]

En général, il est préférable de donner plus strictes restrictrictions à l'outil que vous avez vraiment besoin.

Elle contribue à rendre l'outil de synthèse plus pro-active en termes de contraintes de temps de réunion et vous donne aussi une sorte de marge de génie (si votre Freq. Est de 62,5 MHz, vous n'avez plus besoin d'une conception qui ne peut pas courir à 62,6 Mhz!!).

Toutefois, 60MHz est une haute fréquence jolie il ne faut pas donner trop dure une contrainte d'horloge ou de l'outil pourrait être incapable de converger vers une solution.

 

[Barkha]

Salut,

Habituellement, nous prenons des 10-15% de marge.Si suppose la conception doit travailler dans 62,5 MHz, il sera mieux si vous fera la synthèse avec 72,5 MHz.

 

[r63511]

Eh bien, cela dépend de la bibliothèque que vous utilisez.Si vous utilisez 180 nm, 60MHz pourrait être une freq difficile, mais vous utilisez 130 nm, 90 nm ou moins, vous pouvez définir une des contraintes plus strictes.La contrainte effective dépend aussi de l'incertitude d'horloge, temps de latence, délai de cellule, etc que votre équipe pourront se réunir.

 

[sree205]

Y at-il des restrictions à la région?quand je synthétisés en utilisant DC, je n'ai »set_max_area 'à 0.

après j'ai reçu un rapport sur les superficies qui dit que la contrainte est violée par tant de la région, j'ai donné que, comme le max_area dans la contrainte à jour.

Est-ce la façon dont cela devrait être fait?itérative?

 

[rameshsuthapalli]

Salut tous,

la fréquence de fonctionnement est de conception dépend de la quantité de la complexité qui est présent dans la conception et alors seulement elle dépend de la technology.but du point de vue de la synthèse, il est préférable d'avoir l'% MARGEN 15 sur l'horloge, car une bonne conception devraient avoir le mou ve quand il fonctionne à l'speed.which noté permettrait d'éliminer les problèmes à un stade ultérieur.

en ce qui concerne,
ramesh.s

 

[michael_chen]

Je pense que vous devriez faire période de create_clock moins de 16n seconde.Parce qu'après DC, P & R et de CTS et les flux de conception d'autres ajouteront un peu de retard.