de Verilog entier> et reg?

[davyzhu]

Salut à tous,

J'ai entendu dire que Verilog est de type integer.
Quelqu'un a dit entier peut être signé ou non.
Comment déclarer entier signé?

Et quelle est la différence avec entier et signé reg [31:0] (complément à 2)?

Toute suggestion sera appréciée!
Cordialement,
Davy

 

[eda_wiz]

Je suppose que vous ACITN déclarer expressément signé ou entier non signé que dans le langage C.La valeur sera stockée en tant signé lorsque vous déclarez entier.il n'y a pas de différence entre reg [31:0] et entier pour la synthèse.

 

[yuenkit]

entier est signé de 32 bits.

la différence entre reg signé 32 bits et un entier ...

On m'a dit que pour les nombres entiers, si la valeur atteint le maximum, par exemple 32'h7FFF_FFFF, quel que soit u une valeur ajoutée à la valeur restera 32'h7FFF_FFFF.

mais signé reg car, si u ajouter 1 pour 32'h7FFF_FFFF, la valeur ira à 32'h0000_0000.

Je n'ai pas le temps de vérifier.Dites-moi si vous avez vérifié que

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

 

[maxsnail]

entier va rouler à 0 lors de débordement, même reg, il peut être utilisé en comparer l'expression, comme (i <-1).

 

[Thomson]

davyzhu a écrit:

Salut à tous,J'ai entendu dire que Verilog est de type integer.

Quelqu'un a dit entier peut être signé ou non.

Comment déclarer entier signé?Et quelle est la différence avec entier et signé reg [31:0] (complément à 2)?Toute suggestion sera appréciée!

Cordialement,

Davy