dem ...

[stay_in_chaos]

Salut les amis!quelqu'un peut-il m'aider dans la conception du numérique directe
SYNTHESE.

ici j'ai besoin de mettre en œuvre accumulateur de phase et rom
à l'intérieur du CPLD.la sortie du CPLD
est donnée à la CAD.

l'entrée de l'accumulateur de phase est
1.le mot de fréquence

2.fréquence d'entrée.

la sortie de l'accumulateur de phase est utilisée pour traiter
la rom.
la sortie de la ROM est donnée à la DAC.
la sortie est de fréquence theoutput CED.avant de concevoir le bloc ..J'ai besoin de quelques
clarifications ..

1.Comment detemine la fréquence de sortie min?
2.wht devrait être la taille de la mémoire soit, dans d'autres
mots, combien d'échantillons il convient de tenir compte.
3.wht shold être la taille du registre des fréquences?

J'ai vu des fiches techniques qui suggère que le
taille de la mèche du registre de fréquence est
plus que celui de la taille de bit de ROM.pourquoi il est si?
Enfin, je nécessité de concevoir le circuit.(Il n'y a pas
exigences).

quelqu'un peut-il m'aider à obtenir docs connexes et
même code Verilog, .. pour le même

thankz à l'avance<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Renjith]

Salut,
Cliquez sur ce lien:
h ** p: / / www.xilinx.com / ipcenter / catalog / LogiCORE / docs / dds.pdf

Cette note d'application décrit DDS IP de base élaborés par Xilinx.

 

[Jools]

Un tel examen.
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 

[raju_tawade]

cela pourra vous aider un peu:
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe