Design>:?:

[DZC]

J'ai trouvé ADI ont communiqué des 16 (AD9461-bit, 130Msps), également TI ADS5474 (14-bit, 400MSPS).
Dans l'échantillonnage à la théorie de gigue rms horloge devrait être inférieur à 50FS?
Y at-il les équipements qui peuvent offrir un tel horloge à faible gigue?
Comment pouvons-nous pointage généralement telle CAN haute performance?

 

[news]

Architektura Sandy Bridge charakteryzuje się ogromnym potencjałem OC, który pozwala na uzyskanie zegarów rzędu 5.5GHz przy wykorzystaniu chłodzenia powietrzem. ...

Read more...

 

[n1cm0c]

Ils génèrent l'horloge d'échantillonnage en interne en utilisant un PLL, je suppose.Il est probable que vous devez fournir un faible bruit de phase du signal différentiel d'horloge de, disons, 20 à 80 MHz et ils ont un multiplicateur d'horloge interne qui génère l'horloge d'échantillonnage ...

La partie la DJA est décrite dans une publication JSSC, je crois.Ils n'ont pas un / S H avant la première étape de l'ADC pipeline.

 

[DZC]

Mais est-il du bruit pour embeded la PLL pour un CAN?