deux l'activité dans le temps de simulation, ont besoin d'une seule sortie

[Mkanimozhi]

Salut à tous,
En VHDL-je besoin de faire le modulo 2 B powwer outre, quand je affecter les valeurs de l'exposant dans le programme lui-même elle produit de la valeur à 0 et dans la simulation en temps quand je donne la gaves pour l'addition, c'est prendre la valeur et la production de deux sorties, comme pour la valeur 0 et mod et la somme d'entrée réelles, j'ai besoin d'éviter que la valeur 0 et de mon temps à courir qu'à tous mes opeartions doit faire, comment le faire, donnez-moi ur précieuse suggestion

constants deux: integer: = 2;
signal done: boolean: = false;
commencerprocessus
commencer
attendre sur key_r, const_i;
somme <= key_r const_i;
two_power_b <= deux ** b;
done <= true;
Terminer le processus;

processus
commencer
attendre done = true;
mod_sum <= conv_integer (somme) two_power_b mod;
sum1 <= conv_std_logic_vector (mod_sum, (n / 2));
Terminer le processus;observe
kaniomzhi.m