deux problèmes ADC pipeline

[lhlbluesky]

J'ai conçu un peu 10 1,5 bit par étape pipeline adc, mais j'ai quelques questions:
1 \ quand en tt coin, VDC utiliser une source de i pour tester certains points, il fonctionne simplement bien, mais quand dans le coin art, pour une même entrée, en raison du changement de vref (Vref - Vref-), le code de sortie numérique est différents, et ont une erreur d'environ 0,4%, n'est-ce autorisé?

2 \ l'adc besoins cellule de retard pour aligner la production de toutes les étapes, car la cellule de retard (verrou), j'utilise la structure de plus de la Croix-inverseurs à couplage transgate INV1 et INV2, et le W / L des INV1 est quatre fois plus que INV1 ; quand en tt coin, elle fonctionne bien, peut réaliser la fonction de délai, mais en coner art, le mors inférieur de chaque étape peuvent pas bien travailler, pourquoi? est le W / L des INV1 n'est pas assez grand par rapport à INV2? ou d'autres raisons?

merci de me donner quelques conseils au sujet des deux quesions.
Merci.

 

[gunturikishore]

Pour votre première question, je pense que vous devez penser à votre problème au niveau du système.J'ai conçu un pipeline 8-bit ADC et j'ai les mêmes problèmes avec le changement concerne dans le code de sortie.Mais mon fonctionnement du système dépend d'un changement de code relative et non pas sur la valeur absolue du code.Donc, je peux facilement ignorer cette erreur.

performance ADC est souvent parlée à la WRT erreurs relatives que les erreurs absolues.Alors que devrait être ok, à mon avis moins jusqu'à ce que votre INL et DNL sont moins d'un LSB.

 

[lhlbluesky]

d'autres raisons? pls.